【正文】 右邊的電壓輸出端測(cè)量的數(shù)值。結(jié)果分析：由數(shù)據(jù)誤差分析折線圖可知。，~9，9范圍內(nèi)，符合設(shè)計(jì)要求。結(jié)束語本文設(shè)計(jì)了一個(gè)基于FPGA的直流穩(wěn)壓電源，通過分頻器分頻得到計(jì)數(shù)信號(hào)，作為鍵盤的輸出脈沖信號(hào)，再經(jīng)過消抖處理給計(jì)數(shù)器計(jì)數(shù)，然后通過2選1模塊實(shí)現(xiàn)選擇顯示數(shù)據(jù)的整數(shù)和小數(shù)的功能，再把計(jì)數(shù)器的輸出二進(jìn)制轉(zhuǎn)換為數(shù)碼管顯示的字符碼，使數(shù)碼管顯示數(shù)值。另一路將計(jì)數(shù)器的輸出信號(hào)轉(zhuǎn)換為D/A所需要的二進(jìn)制數(shù)據(jù)，D/A轉(zhuǎn)換器（DAC0832）輸出模擬量，因?yàn)镈ACO832輸出的是模擬電流，為了得到設(shè)計(jì)需要的模擬電壓，需DACO832把兩個(gè)輸出端Iout1和Iout2分別接到運(yùn)算放大器的兩個(gè)輸入端，經(jīng)過一級(jí)運(yùn)放得到單極性輸出電壓。本次設(shè)計(jì)完成的任務(wù)為：（1）對(duì)所選題目基于FPGA的程控穩(wěn)壓電源的資料進(jìn)行收集整理并做一個(gè)設(shè)計(jì)的初步規(guī)劃；（2）利用Protel軟件畫硬件圖，列出電子元件清單，進(jìn)行硬件電路的焊接，完成后進(jìn)行硬件調(diào)試；（3）利用Quartus軟件進(jìn)行軟件設(shè)計(jì)，完成下載調(diào)試，進(jìn)行軟硬件聯(lián)調(diào)。本次設(shè)計(jì)具有易調(diào)節(jié)，高可靠性，操作方便，電壓穩(wěn)定度高，其輸出電壓采用了數(shù)字顯示的優(yōu)點(diǎn)，但是由于FPGA使用的數(shù)據(jù)線太多，導(dǎo)致給人很亂的感覺。所以應(yīng)該在數(shù)據(jù)線的布置上進(jìn)行改進(jìn)，可以將FPGA板放置于PCB板的下方，再進(jìn)行合理布線，就能解決。參考文獻(xiàn)[1][M].北京：北京郵電大學(xué)出版社，2009.[2]劉華毅，李霞，[J].電力電子技術(shù),2001,35(6) ：2226. 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Department of Electrical and Electronic Engineering, 1997,21(6)249256.致 謝四年的讀書生活在這個(gè)季節(jié)即將劃上一個(gè)句號(hào)，而于我的人生卻只是一個(gè)逗號(hào)，我將面對(duì)又一次征程的開始。四年的求學(xué)生涯在師長(zhǎng)、親友的大力支持下，走得辛苦卻也收獲滿囊。在論文即將付梓之際，我要感謝我的的論文輔導(dǎo)黃老師。我不是您最出色的學(xué)生，而您卻是我最尊敬的老師。您治學(xué)嚴(yán)謹(jǐn)，學(xué)識(shí)淵博，思想深邃，視野雄闊，為我營(yíng)造了一種良好的精神氛圍。授人以魚不如授人以漁，置身其間，耳濡目染，潛移默化，使我不僅接受了全新的思想觀念，樹立了宏偉的學(xué)術(shù)目標(biāo)，領(lǐng)會(huì)了基本的思考方式，從論文題目的選定到論文寫作的指導(dǎo),經(jīng)由您悉心的點(diǎn)撥,再經(jīng)思考后的領(lǐng)悟,常常讓我有“山重水復(fù)疑無路,柳暗花明又一村”的感覺。 感謝我的爸爸媽媽，焉得諼草，言樹之背，養(yǎng)育之恩，無以回報(bào)，你們永遠(yuǎn)健康快樂是我最大的心愿。同時(shí)，我要感謝給我們授課的各位老師，正是由于他們的傳道、授業(yè)、解惑，讓我學(xué)到了專業(yè)知識(shí)，并從他們身上學(xué)到了如何求知治學(xué)、如何為人處事。另外，衷心感謝我的同窗同學(xué)們，在我畢業(yè)論文寫作中，與他們的探討交流使我受益頗多；同時(shí)，他們也給了我很多無私的幫助和支持，再次深表謝意。最后再一次感謝所有在畢業(yè)設(shè)計(jì)中曾經(jīng)幫助過我的良師益友和同學(xué)，以及在設(shè)計(jì)過程中被我引用或參考論著的作者。附錄1 硬件實(shí)物圖附錄2 硬件電路圖附錄3 元器件清單元器件名稱 類型 數(shù)量按鍵開關(guān)1個(gè)數(shù)據(jù)線若干導(dǎo)線若干D/A轉(zhuǎn)換器DAC08321個(gè)運(yùn)算放大器LM3581個(gè)FPGA（一套板）ALTERA1個(gè)5V電源1個(gè)開關(guān)電源明瑋1個(gè)通用板1塊芯片插座8腳2個(gè)20腳2個(gè)24腳2個(gè)插針若干數(shù)碼管4個(gè)電阻20KΩ2個(gè)10KΩ2個(gè)2 KΩ1個(gè)1KΩ4個(gè)300Ω4個(gè)附錄4 程序代碼LIBRARY IEEE。USE 。USE 。ENTITY DISPLAY ISPORT(CP1,UP1,DOWN1:IN STD_LOGIC。 DATA_TO_DA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 DUAN_MA_CHOOSE:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 WEI_MA_CHOOSE:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。END DISPLAY。ARCHITECTURE ONE OF DISPLAY ISCOMPONENT DVFPORT(CLK:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。END COMPONENT。COMPONENT BCD2_10 PORT(BCD1,BCD2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 B_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END COMPONENT。COMPONENT SEGMENT7 PORT ( DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATAOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT 。 COMPONENT KEY PORT( UP:IN STD_LOGIC。 DOWN:IN STD_LOGIC。 CLK:IN STD_LOGIC。 CLK1:IN STD_LOGIC。 UP0:OUT STD_LOGIC。 DOWN0:OUT STD_LOGIC)。END COMPONENT。COMPONENT CNT100 PORT ( CLK:IN STD_LOGIC。 UP,DOWN:IN STD_LOGIC。 Q1,Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END COMPONENT。COMPONENT DECODER1_2 PORT ( A:IN STD_LOGIC。 CHOOSE_WEI_MA:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。END COMPONENT。COMPONENT MUX21 PORT(SEL:IN STD_LOGIC。 A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END COMPONENT。COMPONENT DVF1 PORT(CLK:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。END COMPONENT。SIGNAL CLK1,CLK2,CLK_KEY,DOWN11,UP11: STD_LOGIC。SIGNAL Q22,Q11:STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL Q33:STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGINU1:DVF PORT MAP(CLK=CP1,FOUT=CLK2)。U2:DVF1 PORT MAP(CLK=CP1,FOUT=CLK_KEY)。U3:CNT100 PORT MAP(CLK=CLK2,UP=UP11,DOWN=DOWN11,Q2=Q22,Q1=Q11)。U4:KEY PORT MAP (CLK=CLK2,CLK1=CLK_KEY,UP0=UP11,DOWN0=DOWN11,UP=UP1,DOWN=DOWN1)。U5:DECODER1_2 PORT MAP(A=CLK2,CHOOSE_WEI_MA=WEI_MA_CHOOSE)。U6:BCD2_10 PORT MAP(BCD1=Q11,BCD2=Q22,B_OUT= DATA_TO_DA)。U7:MUX21 PORT MAP(A=Q11,B=Q22,Q=Q33,SEL=CLK2)。U8:SEGMENT7 PORT MAP(DATAIN=Q33,DATAOUT=DUAN_MA_CHOOSE)。END