硬件工程師筆試試題四份-資料下載頁(yè)
2025-10-14 20:57本頁(yè)面
【導(dǎo)讀】出節(jié)點(diǎn)的支路電流的代數(shù)和恒等于零。聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。大器的通頻帶，自動(dòng)調(diào)節(jié)作用。電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。將兩個(gè)門電路的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能成為線與。由于不用OC門可能使灌電流過(guò)大，而燒壞邏輯門。是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。輸入和其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。制成本，短、交貨周期供貨的全定制，半定制集成電路。標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。般即可排除故障了。濾波不好導(dǎo)致的。
【正文】 詞 :sram,ssram,sdram 名詞 IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware De******ion Language SDR: Single Data Rate 壓控振蕩器的英文縮寫 (VCO)。 動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫 (DRAM)。 名詞解釋，無(wú)聊的 外文縮寫罷了，比如 PCI、 ECC、 DDR、interrupt、 pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器 ) RAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器 )， FIR IIR DFT(離散 傅立葉變換 )或者是中文的，比如： c.白平衡 IC設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件） 我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、 CMOS、 MCU、RISC、 CISC、 DSP、 ASIC、 FPGA 等的概念）。（仕蘭微面試題目） FPGA和 ASIC的概念，他們的區(qū)別。（未知） 答案： FPGA是可編程 ASIC。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一 個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì) 制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn) 什么叫做 OTP片、掩膜 片，兩者的區(qū)別何在？（仕蘭微面試題目） 你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目） 描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目） 簡(jiǎn)述 FPGA等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目） IC設(shè)計(jì)前端到后端的流程和 eda工具。（未知） 從 RTL synthesis 到 tape out 之間的設(shè)計(jì) flow,并列出其中各步使用的 tool.（未知） Asic 的 design flow。（威盛 VIA 上海筆試試題） 寫出 asic前期設(shè) 計(jì)的流程和相應(yīng)的工具。（威盛） 1集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試） 先介紹下 IC開發(fā)流程： 1.）代碼輸入（ design input) 用 vhdl 或者是 verilog 語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼 語(yǔ)言輸入工具： SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入 : poser(cadence)。 viewlogic (viewdraw) 2.）電路仿真（ circuit simulation) 將 vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證 功能描述是否正確 數(shù)字電路仿真工具： Verolog： CADENCE VeroligXL SYNOPSYS VCS MENTOR Modlesim VHDL : CADENCE NCvhdl SYNOPSYS VSS MENTOR Modlesim 模擬電路仿真工具： ***ANTI HSpice pspice， spectre micro microwave: eesoft : hp 3.）邏輯綜合（ synthesis tools) 邏輯綜合工具可以將設(shè)計(jì)思想 vhd代碼轉(zhuǎn)化成 對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真 中所沒有考慮的門沿（ gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中 ,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。 1請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目） 1是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素？（仕蘭微面試題目） 1描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目） 1列舉幾種集成電路典型工藝。工藝上常提到 ,指的是什么？（仕蘭微面試題目） 1請(qǐng)描述一下國(guó)內(nèi)的 工藝現(xiàn)狀。（仕蘭微面試題目） 1半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目） 1描述 CMOS 電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？（仕蘭微面試題目） 1解釋 latchup 現(xiàn)象和 Antenna effect 和其預(yù)防措施 .（未知） 什么叫 Latchup?（科廣試題） 2什么叫窄溝效應(yīng) ? （科廣試題） 2什么是 NMOS、 PMOS、 CMOS？什么是增強(qiáng)型、耗盡型？什么是 PNP、 NPN？他們有什么差 別？（仕蘭微面試題目） 2硅柵 COMS工藝中 N 阱中做的是 P 管還是 N 管， N 阱的阱電位的連接有什么要求？（仕蘭微 面試題目） 2畫出 CMOS晶體管的 CROSSOVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn) 移特性。（ Infineon筆試試題） 2以 interver 為例 ,寫出 N 阱 CMOS的 process 流程 ,并畫出剖面圖。（科廣試題） 2 Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威 盛筆試題 circuit ） 2說(shuō)明 mos一半工作在什么區(qū)。（凹凸的題目和面試） 2畫 pbulk 的 nmos截面圖。（凹凸的題目和面試） 2寫 schematic note（？），越多越好。（凹凸的題目和面試） 寄生效應(yīng)在 ic設(shè)計(jì)中怎樣加以克服和利用。（未知） 3太底層的 MOS管物理特 ***覺一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢?，? 式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。 IC設(shè)計(jì)的話需要熟悉的軟件 : Cadence, Synopsys, Avant， UNIX當(dāng)然也要大概會(huì)操作。 3 unix 命令 cp r, rm,uname。
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