【正文】 適應這種需求許多單片機都采用了在系統(tǒng)編程技術(shù)(In System Programming)。未編程的OTP芯片可采用裸片Bonding技術(shù)或表面貼技術(shù)，先焊在印刷板上，然后通過單片機上引出的編程線、串行數(shù)據(jù)、時鐘線等對單片機編程。解決了批量寫OTP芯片時容易出現(xiàn)的芯片與寫入器接觸不好的問題。使OTP的裸片得以廣泛使用，降低了產(chǎn)品的成本。編程線與I/O線共用，不增加單片機的額外引腳。而一些生產(chǎn)廠商推出的單片機不再有掩膜型，全部為有ISP功能的OTP。8你知道的集成電路設(shè)計的表達方式有哪幾種？（仕蘭微面試題目）90、描述你對集成電路設(shè)計流程的認識。（仕蘭微面試題目）制定規(guī)格書任務(wù)劃分設(shè)計輸入功能仿真綜合優(yōu)化布局布線時序仿真時序分析芯片流片芯片測試驗證9描述你對集成電路工藝的認識。（仕蘭微面試題目）工藝分類：TTL，CMOS兩種比較流行，TTL速度快功耗高，CMOS速度慢功耗低。集成電路的工藝主要是指CMOS電路的制造工藝，主要分為以下幾個步驟：襯底準備氧化、光刻擴散和離子注入淀積刻蝕平面化。9簡述FPGA等可編程邏輯器件設(shè)計流程。（仕蘭微面試題目）通?？蓪PGA/CPLD設(shè)計流程歸納為以下7個步驟，這與ASIC設(shè)計有相似之處。Verilog或VHDL編寫代碼。（功能仿真）。設(shè)計的電路必須在布局布線前驗證電路功能是否有效。（ASCI設(shè)計中，這一步驟稱為第一次Signoff）PLD設(shè)計中，有時跳過這一步。（綜合）。設(shè)計輸入之后就有一個從高層次系統(tǒng)行為設(shè)計向門級邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識別的某種數(shù)據(jù)格式(網(wǎng)表)。對于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。（時序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。（ASCI設(shè)計中，這一步驟稱為第二次Sign—off）。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產(chǎn)9分別寫出IC設(shè)計前端到后端的流程和eda工具。（未知）邏輯設(shè)計子功能分解詳細時序框圖分塊邏輯仿真電路設(shè)計(RTL級描述)功能仿真綜合(加時序約束和設(shè)計庫)電路網(wǎng)表網(wǎng)表仿真)預布局布線(SDF文件)網(wǎng)表仿真(帶延時文件)靜態(tài)時序分析布局布線參數(shù)提取SDF文件后仿真靜態(tài)時序分析測試向量生成工藝設(shè)計與生產(chǎn)芯片測試芯片應用，在驗證過程中出現(xiàn)的時序收斂，功耗，面積問題，應返回前端的代碼輸入進行重新修改，再仿真，再綜合，再驗證，一般都要反復好幾次才能最后送去foundry廠流片。設(shè)計公司是fabless數(shù)字IC設(shè)計流程（zz）(制定規(guī)格書)。分析用戶或市場的需求，并將其翻譯成對芯片產(chǎn)品的技術(shù)需求。設(shè)計和優(yōu)化芯片鐘所使用的算法。這一階段一般使用高級編程語言（如C/C++），利用算法級建模和仿真工具（如MATLAB，SPW）進行浮點和定點的仿真，進而對算法進行評估和優(yōu)化。根據(jù)設(shè)計的功能需求和算法分析的結(jié)果，設(shè)計芯片的構(gòu)架，并對不同的方案進行比較，選擇性能價格最優(yōu)的方案。這一階段可以使用SystemC語言對芯片構(gòu)架進行模擬和分析。（代碼輸入）。使用HDL語言完成對設(shè)計實體的RTL級描述。這一階段使用VHDL和VerilogHDL語言的輸入工具編寫代碼。5.RTL驗證（功能仿真）。使用仿真工具或其他RTL代碼分析工具，驗證RTL代碼的質(zhì)量和性能。從RTL代碼生成描述實際電路的門級網(wǎng)表文件。（綜合后仿真）。對綜合產(chǎn)生的門級網(wǎng)表進行驗證。這一階段通常會使用仿真、靜態(tài)時序分析和形式驗證等工具。8.布局布線。后端設(shè)計對綜合產(chǎn)生的門級網(wǎng)表進行布局規(guī)劃（Floorplanning）、布局（Placement）、布線（Routing），生成生產(chǎn)用的版圖。，從而獲得門級的延時信息。根據(jù)后端設(shè)計后取得的新的延時信息，再次驗證設(shè)計是否能夠?qū)崿F(xiàn)所有的功能和性能指標。生產(chǎn)在特定的芯片工藝線上制造出芯片。12.芯片測試。對制造好的芯片進行測試，檢測生產(chǎn)中產(chǎn)生的缺陷和問題。數(shù)字IC后端設(shè)計流程1.數(shù)據(jù)準備。對于Cadance的SE而言后端設(shè)計所需的數(shù)據(jù)主要有是Foundry廠提供的標準單元、宏單元和I/O Pad的庫文件,它包括物理庫、時序庫及網(wǎng)表庫,、.。前端的芯片設(shè)計經(jīng)過綜合后生成的門級網(wǎng)表,（Design Exchange Format）文件。(對synopsys的Astro而言,經(jīng)過綜合后生成的門級網(wǎng)表,時序約束文件SDC是一樣的,Pad的定義文件tdf , .tf文件technology file, Foundry廠提供的標準單元、宏單元和I/O Pad的庫文件 就與FRAM, CELL view, LM view形式給出(Milkway參考庫and DB, LIB file)。主要是標準單元、I/O Pad和宏單元的布局。I/O Pad預先給出了位置,而宏單元則根據(jù)時序要求進行擺放,標準單元則是給出了一定的區(qū)域由工具自動擺放。布局規(guī)劃后,芯片的大小,Core的面積,Row的形式、電源及地線的Ring和Strip都確定下來了。如果必要在自動放置標準單元和宏單元之后,你可以先做一次PNA(power network analysis）IR drop and EM .3. Placement 自動放置標準單元。布局規(guī)劃后,宏單元、I/O Pad的位置和放置標準單元的區(qū)域都已確定,這些信息SE（Silicon Ensemble）會通過DEF文件傳遞給PC(Physical Compiler),同時進行時序檢查和單元放置優(yōu)化。如果你用的是PC +Astro那你可用write_milkway, read_milkway傳遞數(shù)據(jù)。4.時鐘樹生成(CTS Clock tree synthesis)。芯片中的時鐘網(wǎng)絡(luò)要驅(qū)動電路中所有的時序單元,所以時鐘源端門單元帶載很多,其負載延時很大并且不平衡,需要插入緩沖器減小負載和平衡延時。時鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時鐘樹。一般要反復幾次才可以做出一個比較理想的時鐘樹。5. STA靜態(tài)時序分析和后仿真。時鐘樹插入后,每個單元的位置都確定下來了,工具可以提出Global Route形式的連線寄生參數(shù),此時對延時參數(shù)的提取就比較準確了。確認沒有時序違規(guī)后,將這來兩個文件傳遞給前端人員做后仿真。對Astro而言,在detail routing之后,用starRC XT參數(shù)提取,那將會更準確。6. ECO(Engineering Change Order)。針對靜態(tài)時序分析和后仿真中出現(xiàn)的問題,對電路和單元布局進行小范圍的改動.7.filler的插入(pad fliier, cell filler)。Filler指的是標準單元庫和I/O Pad庫中定義的與邏輯無關(guān)的填充物,用來填充標準單元和標準單元之間,I/O Pad和I/O Pad之間的間隙,它主要是把擴散層連接起來,滿足DRC規(guī)則和設(shè)計需要。(Routing)。Global route Track assign Detail routing—Routingoptimization布線是指在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束的條件下,根據(jù)電路的連接關(guān)系將各單元和I/O Pad用互連線連接起來,這些是在時序驅(qū)動(Timing driven )的條件下進行的,保證關(guān)鍵時序路徑上的連線長度能夠最小。Timing report clear9. Dummy Metal的增加。Foundry廠都有對金屬密度的規(guī)定,使其金屬密度不要低于一定的值,以防在芯片制造過程中的刻蝕階段對連線的金屬層過度刻蝕從而降低電路的性能。加入Dummy Metal是為了增加金屬的密度。10. DRC和LVS。DRC是對芯片版圖中的各層物理圖形進行設(shè)計規(guī)則檢查(spacing ,width),它也包括天線效應的檢查,以確保芯片正常流片。LVS主要是將版圖和電路網(wǎng)表進行比較,來保證流片出來的版圖電路和實際需要的電路一致。DRC和LVS的檢查EDA工具Synopsy hercules/ mentor calibre/ CDN also include LVS/DRCcheck mands.11. Tape out。在所有檢查和驗證都正確無誤的情況下把最后的版圖GDSⅡ文件傳遞給Foundry廠進行掩膜制造9從RTL synthesis到tape out之間的設(shè)計flow,并列出其中各步使用的tool.綜合布局布線時序仿真時序分析簡單說來，一顆芯片的誕生可以分成設(shè)計和制造。當設(shè)計結(jié)束的時候，設(shè)計方會把設(shè)計數(shù)據(jù)送給制造方。tapeout是集成電路設(shè)計中一個重要的階段性成果，是值得慶祝的。慶祝之后，就是等待，等待制造完的芯片回來做檢測，看是不是符合設(shè)計要求，是否有什么嚴重的問題等等。In electronics, tapeout is the name of the final stage of the design of an integrated circuit such as a microprocessor。 the point at which the description of a circuit is sent for manufacture.9是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元素？（仕蘭微面試題目）自動布局布線其基本流程如下：讀入網(wǎng)表，跟foundry提供的標準單元庫和Pad庫以及宏模塊庫進行映射；整體布局，規(guī)定了芯片的大致面積和管腳位置以及宏單元位置等粗略的信息；讀入時序約束文件，設(shè)置好timing setup菜單，為后面進行時序驅(qū)動的布局布線做準備；詳細布局，力求使后面布線能順利滿足布線布通率100%的要求和時序的要求；時鐘樹綜合，為了降低clock skew而產(chǎn)生由許多buffer單元組成的“時鐘樹”；布線，先對電源線和時鐘信號布線，然后對信號線布線，目標是最大程度地滿足時序；為滿足design rule從而foundry能成功制造出該芯片而做的修補工作，如填充一些dummy等。常用的工具有Synopsys的ASTRO，Cadence的SE，ISE，Quartus II也可實現(xiàn)布局布線。9列舉幾種集成電路典型工藝。,？（仕蘭微面試題目）典型工藝：氧化，離子注入，光刻，刻蝕，擴散，淀積。/,90,65制造工藝：、就是指制造工藝了。制造工藝直接關(guān)系到cpu的電氣性能。、。線寬越小，cpu的功耗和發(fā)熱量就越低，并可以工作在更高的頻率上了。9請描述一下國內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目）9半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）根據(jù)摻入的雜質(zhì)不同，雜質(zhì)半導體可以分為N型和P型兩大類。N型半導體中摻入的雜質(zhì)為磷等五價元素，磷原子在取代原晶體結(jié)構(gòu)中的原子并構(gòu)成共價鍵時，多余的第五個價電子很容易擺脫磷原子核的束縛而成為自由電子，于是半導體中的自由電子數(shù)目大量增加，自由電子成為多數(shù)載流子，空穴則成為少數(shù)載流子。P型半導體中摻入的雜質(zhì)為硼或其他三價元素，硼原子在取代原晶體結(jié)構(gòu)中的原子并構(gòu)成共價鍵時，將因缺少一個價電子而形成一個空穴，于是半導體中的空穴數(shù)目大量增加，空穴成為多數(shù)載流子，而自由電子則成為少數(shù)載流子。9描述CMOS電路中閂鎖效應產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目）閂鎖效應是CMOS工藝所特有的寄生效應，嚴重會導致電路的失效，甚至燒毀芯片。閂鎖效應是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的npnp結(jié)構(gòu)產(chǎn)生的，當其中一個三極管正偏時，就會構(gòu)成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極管不會處于正偏狀態(tài)。 靜電是一種看不見的破壞力，會對電子元器件產(chǎn)生影響。ESD和相關(guān)的電壓瞬變都會引起閂鎖效應（latchup）是半導體器件失效的主要原因之一。如果有一個強電場施加在器件結(jié)構(gòu)中的氧化物薄膜上，則該氧化物薄膜就會因介質(zhì)擊穿而損壞。很細的金屬化跡線會由于大電流而損壞，并會由于浪涌電流造成的過熱而形成開路。這就是所謂的“閂鎖效應”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。100、解釋latchup現(xiàn)象和Antenna effect及其預防措施.（科廣試題）在芯片生產(chǎn)過程中，暴露的金屬線或者多晶硅(polysilicon)等導體，就象是一根根天線，會收集電荷（如等離子刻蝕產(chǎn)生的帶電粒子）導致電位升高。天線越長，收集的電荷也就越多，電壓就越高。若這片導體碰巧只接了MOS的柵，那么高電壓就可能把薄柵氧化層擊穿，使電路失效，這種現(xiàn)象我們稱之為“天線效應”。隨著工藝技術(shù)的發(fā)展，柵的尺寸越來越小，金屬的層數(shù)越來越多，發(fā)生天線效應的可能性就越大