【導(dǎo)讀】處而成為一種趨勢(shì)，因此被廣泛使用。在數(shù)字光纖通信系統(tǒng)，數(shù)字光纖通信傳輸。改變數(shù)字流“0”、“1”位的碼字的平衡，以避免“0”的長(zhǎng)連續(xù)和“1”。的長(zhǎng)連現(xiàn)象出現(xiàn)在數(shù)據(jù)流中。在光纖通信線路的數(shù)字編碼系統(tǒng)，可用于多種模式，常用模型之一是mBnB模型。Altera公司的QuartusII軟件的使用，完成了5B6B碼的編碼與仿真。的，有一個(gè)簡(jiǎn)單的完備的錯(cuò)誤監(jiān)測(cè)和同步碼組的方法。

　　

【正文】 ................................................ 14 圖 10 緩存電路的仿真 ............................................................................................ 15 圖 11 并串轉(zhuǎn)換模塊的仿真 ...................................................................................... 15 圖 12 完整電路仿真波形 ......................................................................................... 16 表 1 5B6B 碼表 ....................................................................................................... 10 程序代碼 （一）六分頻器模塊：序列發(fā)生器的輸入時(shí)鐘脈沖六分頻從而可以實(shí)現(xiàn)每輸入6BIT 的并行信號(hào)就將其轉(zhuǎn)換給變量。 具體程序如下： library ieee。 use 。 use 。 entity CNT6 is port(clk:in std_logic。 clk6:out std_logic)。 end。 architecture exam of CNT6 is signal q:std_logic_vector(2 downto 0)。 signal temp: std_logic。 begin 21 process(clk) begin if clk39。event and clk=39。139。 then if q=101 then q=000。 temp=39。139。 else q=q+1。 temp=39。039。 end if。 end if。 end process。 clk6=temp。 end exam。 （二）五位串并轉(zhuǎn)換模塊： 5 位串變并用循環(huán)移位實(shí)現(xiàn) Clk0 來一次有效 ,Y 接收串行的數(shù)據(jù)就向右移一位當(dāng)五分頻的信號(hào) clk5 有效時(shí)把 Y 輸出。 編碼部分五串變五并程序： library ieee。 use 。 use 。 entity SER2PAR5to5 is port(clk:in std_logic。 shift_in:in std_logic。 A:out std_logic_vector(4 downto 0))。 end 。 architecture one of SER2PAR5to5 is signal q: std_logic_vector(4 downto 0)。 begin p1:process(clk) 22 begin if clk39。event and clk=39。139。 then q=q(3 downto 0)amp。shift_in。 end if。 end process p1。 A=q。 end one。 （三）存儲(chǔ)器模塊：根據(jù)上面的碼表確定 5 位碼對(duì)應(yīng)的 6 位碼利用類似查表的方法把輸入的五位數(shù)據(jù)當(dāng)作 rom 中的地址然后輸出對(duì)應(yīng)的 6 位碼。 編碼部分程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY PROM5_6 IS PORT(Y:IN STD_LOGIC_VECTOR(4 DOWNTO 0)。 clk,F:IN STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 END 。 ARCHITECTURE ONE OF PROM5_6 IS SIGNAL REG:STD_LOGIC_VECTOR(5 DOWNTO 0)。 BEGIN P1:PROCESS(Y,F) BEGIN if F=39。039。 then 模式一部分 case Y is when 00000=REG=000111。 23 when 00001=REG=011100。 when 00010=REG=110001。 when 00011=REG=101001。 buxing when 00100=REG=011010。 when 00101=REG=010011。 when 00110=REG=101100。 when 00111=REG=111001。 when 01000=REG=100110。 when 01001=REG=010101。 when 01010=REG=010111。 when 01011=REG=100111。 when 01100=REG=101011。 when 01101=REG=011110。 when 01110=REG=101110。 when 01111=REG=110100。 when 10000=REG=001011。 when 10001=REG=011101。 when 10010=REG=011011。 when 10011=REG=110101。 when 10100=REG=110110。 when 10101=REG=111010。 when 10110=REG=101010。 when 10111=REG=011001。 when 11000=REG=101101。 when 11001=REG=001101。 24 when 11010=REG=110010。 when 11011=REG=010110。 when 11100=REG=100101。 when 11101=REG=100011。 when 11110=REG=001110。 when 11111=REG=111000。 WHEN OTHERS=REG=NULL。 end case。 end if。 if F=39。139。 then 模式二部分 case Y is when 00000=REG=000111。 when 00001=REG=011100。 when 00010=REG=110001。 when 00011=REG=101001。 when 00100=REG=011010。 when 00101=REG=010011。 when 00110=REG=101100。 when 00111=REG=000110。 when 01000=REG=100110。 when 01001=REG=010101。 when 01010=REG=101000。 when 01011=REG=011000。 when 01100=REG=010100。 when 01101=REG=100001。 25 when 01110=REG=010001。 when 01111=REG=110100。 when 10000=REG=001011。 when 10001=REG=100010。 when 10010=REG=100100。 when 10011=REG=001010。 when 10100=REG=001001。 when 10101=REG=000101。 when 10110=REG=101010。 when 10111=REG=011001。 when 11000=REG=010010。 when 11001=REG=001101。 when 11010=REG=110010。 when 11011=REG=010110。 when 11100=REG=100101。 when 11101=REG=100011。 when 11110=REG=001110。 when 11111=REG=111000。 WHEN OTHERS=REG=NULL。 end case。 end if。 END PROCESS P1。 P2:PROCESS(clk) BEGIN IF clk39。event and clk=39。139。 THEN 26 Q=REG。 END IF。 END PROCESS P2。 END ONE。 （四）六位并變串轉(zhuǎn)換：把編碼實(shí)現(xiàn)的 6 位碼由并行轉(zhuǎn)換為串行輸出。 具體程序如下： library ieee。 use 。 entity PAR2SER6to6 is port ( clk0,clk1: in std_logic。 Q : in std_logic_vector(5 downto 0)。 shift_out : out std_logic)。 end PAR2SER6to6。 architecture one of PAR2SER6to6 is signal N:INTEGER RANGE 0 TO 5。 signal REG:std_logic_vector(5 downto 0)。 begin p1:process(clk0,Q) begin if clk039。event and clk0=39。139。 then REG=Q。 end if。 end process p1。 PROCESS(clk1,REG,N) 27 BEGIN IF clk139。EVENT AND clk1=39。139。THEN IF N5 THEN N=N+1。 ELSE N=0。 END IF。 END IF。 case N is when 0=shift_out=REG(5)。 when 1=shift_out=REG(4)。 when 2=shift_out=REG(3)。 when 3=shift_out=REG(2)。 when 4=shift_out=REG(1)。 when 5=shift_out=REG(0)。 when others=shift_out=39。X39。 end case。 end process。 end one。