【文章內(nèi)容簡(jiǎn)介】 格書(shū)，并畫(huà)出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書(shū)和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫(huà)出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來(lái)再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。采用傳統(tǒng)方法設(shè)計(jì)數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時(shí)，設(shè)計(jì)者必須具備較好的設(shè)計(jì)經(jīng)驗(yàn)，而且繁雜多樣的原理圖的閱讀和修改也給設(shè)計(jì)者帶來(lái)諸多的不便。為了提高開(kāi)發(fā)的效率，增加已有開(kāi)發(fā)成果的可繼承性以及縮短開(kāi)發(fā)周期，各ASIC研制和生產(chǎn)廠家相繼開(kāi)發(fā)了具有自己特色的電路硬件描述語(yǔ)言（Hardware Description Language，簡(jiǎn)稱HDL）。但這些硬件描述語(yǔ)言差異很大，各自只能在自己的特定設(shè)計(jì)環(huán)境中使用，這給設(shè)計(jì)者之間的相互交流帶來(lái)了極大的困難。因此，開(kāi)發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語(yǔ)言作為可相互交流的設(shè)計(jì)環(huán)境已勢(shì)在必行。于是，美國(guó)于1981年提出了一種新的、標(biāo)準(zhǔn)化的HDL，稱之為VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，簡(jiǎn)稱VHDL。這是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。設(shè)計(jì)者可以利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真，再自動(dòng)綜合到門(mén)級(jí)電路，最后用PLD實(shí)現(xiàn)其功能。綜合起來(lái)講，VHDL語(yǔ)言具有如下優(yōu)點(diǎn)：1. 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言。在VHDL語(yǔ)言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)過(guò)層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。2. 具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。3. 使用期長(zhǎng)，不會(huì)因工藝變化而使描述過(guò)時(shí)。因?yàn)閂HDL的硬件描述與工藝無(wú)關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。 MAX＋PLUSⅡ軟件介紹 MAX＋PLUSⅡ的概述美國(guó)Altera公司的MAX＋PLUSⅡ開(kāi)發(fā)工具是一種CAE軟件工具，全稱是全集成化可編程邏輯設(shè)計(jì)環(huán)境（Multiple Array Matrix and Programmable Logic User Systems）.該工具配備有編輯、編譯、仿真、中和、芯片編程等功能，具有兩種輸入手段：文本輸入（使用一種描述語(yǔ)言，如VHDL語(yǔ)言）和原理圖輸入。在使用中，可以把電路描述程序和設(shè)計(jì)電路圖變成基本的邏輯單元寫(xiě)入到可編程的芯片中（如FPGA，CPLD芯片等），最終成為ASIC芯片。也可以不用搭建硬件電路，把MAX＋PLUSⅡ作為邏輯仿真工具，即可對(duì)設(shè)計(jì)進(jìn)行調(diào)試、驗(yàn)證。MAX＋PLUSⅡ開(kāi)發(fā)工具目前在國(guó)內(nèi)使用很普遍，擁有完備的在線幫助，初學(xué)者可以很快學(xué)習(xí)掌握該工具的使用，完成高性能的設(shè)計(jì)。 MAX＋PLUSⅡ的功能簡(jiǎn)介 它是EDA設(shè)計(jì)中不可缺少的一種工具。它的主要功能如下：（1） MAX＋PLUSⅡ的設(shè)計(jì)輸入、處理與效驗(yàn)功能集合在一起提供了全集成化的一套可編輯開(kāi)發(fā)工具，加快動(dòng)態(tài)調(diào)試，縮短開(kāi)發(fā)周期；（2） MAX＋PLUSⅡ支持各種硬件描述語(yǔ)言的設(shè)計(jì)輸入，包括VHDL、VerilogHDL和Altera的AHDL。（3） MAX＋PLUSⅡ的編譯核心支持Altera的FLEX10K、FLEX8K、FLEX6000/A系列，MAX5000系列MAX9000、MAX7000、FLASHlogic、MAX5000、Classic以及EPF10KEPF10K10A、EPF10KEPF10KEPM93EPM9320A、EPF8452A、EPF8282A等系列可編程邏輯器件；輯器，創(chuàng)建電路圖像設(shè)計(jì)（—gdf）；通過(guò)MAX＋PLUSⅡ的文本編輯器，使用ＶＨＤＬ語(yǔ)言，創(chuàng)建文本設(shè)計(jì)文件（vhd）.還可以通過(guò)MAX＋PLUSⅡ波形編輯器，創(chuàng)建電路波形設(shè)計(jì)文件（.wdf）等。（4） MAX＋PLUSⅡ具有器件編程（Programming）和配置（Configuration）功能，讓使用者自己設(shè)計(jì)所用器件，具有在線幫助的功能，更加方便了使用者。（5） MAX＋PLUSⅡ可與其他工業(yè)標(biāo)準(zhǔn)設(shè)計(jì)輸入、綜合與效驗(yàn)工具鏈接。與CAE工具的接口符合EDIF200和20參數(shù)化模塊庫(kù)（LPM）、VerilogHDL、VHDL及其標(biāo)準(zhǔn)工具。設(shè)計(jì)者可使用Altera或標(biāo)準(zhǔn)CAE設(shè)計(jì)輸入工具去建立邏輯設(shè)計(jì)，使用MAX＋PLUSⅡ編譯器對(duì)Altera器件設(shè)計(jì)進(jìn)行編譯，并使用Altera或其他CAE效驗(yàn)工具進(jìn)行器件或板級(jí)仿真。MAX＋PLUSⅡ支持與Synopsys、Viewlogic、Mentor、Graphics、Cadence、Exemplar、DataI/O、Intergraph、Minc、OrCAD等公司提供的工具接口；（6） MAX＋PLUSⅡ通常用的設(shè)計(jì)方法有：通過(guò)MAX＋PLUSⅡ圖像編4 脈沖信號(hào)采集電路總體設(shè)計(jì) 脈沖采集電路組成及工作原理脈沖信號(hào)采集電路由一個(gè)按鍵控制器，計(jì)數(shù)器模塊，鎖存器模塊，一個(gè)“四選一”數(shù)據(jù)選擇器，和譯碼顯示模塊組成。按鍵控制器控制采集通道，數(shù)據(jù)選擇器用來(lái)選擇將哪一路脈沖送入譯碼顯示模塊顯示其頻率值。脈沖采集電路基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，為此，測(cè)頻控制信號(hào)發(fā)生器應(yīng)設(shè)置一個(gè)控制信號(hào)時(shí)鐘CLK，一個(gè)計(jì)數(shù)使能信號(hào)輸出端JSEN，一個(gè)與JSEN輸出信號(hào)反向的鎖存輸出信號(hào)SCXH，和清零輸出信號(hào)CLKJSH。由于芯片CYCLONEⅡ2C35系統(tǒng)時(shí)鐘是50MHZ，經(jīng)過(guò)分頻得到CLK的輸入頻率為1HZ，則輸出信號(hào)斷JSEN輸出一個(gè)脈寬恰好是2S的周期信號(hào)。可以作為閘門(mén)信號(hào)用，由它對(duì)采集電路的每一個(gè)計(jì)數(shù)器的使能斷進(jìn)行同步控制。當(dāng)JSEN高電平時(shí)允許計(jì)數(shù)，低電平時(shí)停止計(jì)數(shù)，并保持所計(jì)的數(shù)。在停止計(jì)數(shù)期間，鎖存信號(hào)SCXH的上跳沿將計(jì)數(shù)器在前1S的計(jì)數(shù)結(jié)果鎖存進(jìn)8位鎖存器SCQ8B，由7段譯碼器譯出并穩(wěn)定顯示。設(shè)置鎖存器的好處是：顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信號(hào)之后，清零信號(hào)CLRJSH對(duì)計(jì)數(shù)器進(jìn)行清零。為下一秒的計(jì)數(shù)操作做準(zhǔn)備。采用四路通道采集脈沖信號(hào)，每路采集通道由計(jì)數(shù)模塊，測(cè)頻控制信號(hào)發(fā)生模塊，鎖存模塊，譯碼顯示模塊四個(gè)模塊組成。每路通道需要由下面幾種器件來(lái)組成，即：測(cè)頻控制信號(hào)發(fā)生器（ZPKZH），帶時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器（JSH10），8位鎖存器（SCQ8B），其具體的總體原理框圖如下： 按鍵開(kāi)關(guān)控制模 塊計(jì)數(shù)器計(jì)數(shù)計(jì)數(shù)計(jì)數(shù)鎖存鎖存鎖存鎖存四 選一數(shù)據(jù)選擇 器譯碼顯示脈沖信號(hào)按鍵FPGA 脈沖采集電路總體框圖、分頻EN=1選擇通道NO計(jì)數(shù) 鎖存譯碼顯示按鍵控制接通電源YES 脈沖采集電路VHDL設(shè)計(jì)流程圖5 用VHDL語(yǔ)言設(shè)計(jì)各個(gè)通道模塊用VHDL（超高速集成電路硬件描述語(yǔ)言）設(shè)計(jì)脈沖信號(hào)采集電路。若按傳統(tǒng)的設(shè)計(jì)方法,完成這個(gè)脈沖信號(hào)采集電路需用共計(jì)十幾塊芯片構(gòu)成,不僅體積大,而且因外接引腳多,影響可靠性。而采用EDA技術(shù),整個(gè)設(shè)計(jì)僅分兩步:第一步,在MAX+PLUS開(kāi)發(fā)工具中,先用VHDL語(yǔ)言分別編寫(xiě)出以上四種芯片的文本文件(稱為底層文件),并將它們分別轉(zhuǎn)換成相應(yīng)的器件,然后分別進(jìn)行時(shí)序仿真,使每個(gè)器件的時(shí)序仿真結(jié)果與設(shè)計(jì)要求一致。第二步,將這幾種器件共十幾塊芯片按電路設(shè)計(jì)圖連接起來(lái),形成頂層文件后進(jìn)行整個(gè)系統(tǒng)的綜合,并將整個(gè)采集通道作為一個(gè)整體進(jìn)行時(shí)序仿真。下面分步給出設(shè)計(jì)過(guò)程： 頂層文件的編寫(xiě)在正確設(shè)計(jì)底層文件的基礎(chǔ)上,按設(shè)計(jì)電路原理圖的要求將這幾個(gè)功能模塊連接起來(lái),形成頂層文件。電路原理圖如下：頂層文件程序：LIBRARY IEEE。USE 。USE 。ENTITY clock ISPORT(FSIN:IN STD_LOGIC。 CLK:IN STD_LOGIC。 SEC10:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 SEC:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。END clock。ARCHITECTURE struc OF clock ISCOMPONENT JSH10 PORT(CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 ENA:IN STD_LOGIC。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC)。END COMPONENT。COMPONENT SCQ8BPORT(SCXH:IN STD_LOGIC。 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END COMPONENT。COMPONENT ZPKZH PORT(CLK:IN STD_LOGIC。 JSEN:OUT STD_LOGIC。 CLR_JSH:OUT STD_LOGIC。