【正文】 寬度。如下表所示： 管腳 備選功能 P3. 0 RXD(串行輸入口 ) P3. 1 TXD(串行輸出口 ) (外部中斷 0) (外部中斷 1) P3. 4 T0(計時器 0 外部輸入 ) P3. 5 T1(計對器 1 外部輸入 ) P3. 6 (外部數(shù)據(jù)存儲器寫選通 ) P3. 7 〔外部數(shù)據(jù)存儲器讀選通 ) P3 口同時為快閃編程和編程校驗接收一些控制信號。采用 ATMEL 高密度非易失存儲器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。這是一個初始化操作。增大 T 可以提高測量精度，但在低頻段仍不能滿足任務(wù)要求。同時 EDA 開發(fā)工具的通用性、設(shè)計語言（本設(shè)計為 VHDL）的標(biāo)準(zhǔn)化以及設(shè)計過程幾乎與所用器件的硬件結(jié)構(gòu)無關(guān)，所以設(shè)計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，可以在很短的時間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計。本課題所設(shè)計 的等精度數(shù)字頻率計不但集成度遠(yuǎn)遠(yuǎn)超過了以往的數(shù)字頻率計，而且在標(biāo) 準(zhǔn)頻率等外部條件的允許下，可以根據(jù)不同場合的精度要求，對硬件描述語言進(jìn)行一定的改動，使系統(tǒng)在精度提高的同時，而不增加系統(tǒng)硬件，從而降低系統(tǒng)的整體造價。本 設(shè)計 以 AT89C51 單片機(jī)作為系統(tǒng)的主控部件，實現(xiàn)整個電路的信號控制、數(shù)據(jù)運(yùn)算處理等功能；一片現(xiàn)場可編程邏輯器件 FPGA 芯片 FLEX EPF10K20RC2084 完成各種時序邏輯控制、計數(shù)功能。 傳統(tǒng)的數(shù)字頻率計一般由分離元件搭接而成，其測量范圍、測量精度和測量速度都受到很大的限制。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM 即可。 本文分 6 章介紹了基于 FPGA 和單片機(jī)的等精度數(shù)字頻率計的設(shè)計原理、設(shè)計方法、開發(fā)步驟，并且對頻率計的測量結(jié)果和實際輸入頻率進(jìn)行比較，分析了本設(shè)計影響測量精度的主要因素。 BZH 和 TF 模塊是兩個可控的 32位高速計數(shù)器， BENA 和 ENA 分別是它們的計數(shù)允許信號端，高電平有效。 固 定 功 能 元 件電 子 系 統(tǒng)電 路 板 的 設(shè) 計電 子 系 統(tǒng)芯 片 設(shè) 計可 編 程 器 件 圖 22（ a）傳統(tǒng)設(shè)計方法 （ b）基于芯片設(shè)計方法 可編程邏輯器件和 EDA 技術(shù)給今天的硬件系統(tǒng)設(shè)計者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計方法發(fā)生了質(zhì)的變化。 P3 口： P3 口管腳是八個帶內(nèi)部上拉電阻的雙向 I/O 口，可驅(qū)動 4 個 TTL 門電流。該反向放大器可以配置為片內(nèi)振蕩器。目前常用的可編程邏輯器件從結(jié)構(gòu)上可劃分為兩大類： CPLD 和現(xiàn)場可編程門陣列 FPGA。 FLEX10K 還具有多個低失真時鐘，以及時鐘鎖定和時鐘自舉鎖相環(huán)電路，內(nèi)部三態(tài)總線等特性。當(dāng)前 MAX+plusⅡ軟件提供與多種第三方 EDA 工具的接口。 C51與 ASM51相比，有如下 優(yōu) 點(diǎn)： 1. 對單 片機(jī)的指令系 統(tǒng) 不要求了解， 僅 要求 對 8051 的存 貯 器 結(jié)構(gòu) 有初步了解； 2. 寄存器分配、不同存 貯 器的 尋 址及 數(shù) 據(jù) 類 型等 細(xì)節(jié) 可由 編譯 器管理； 3. 程序有 規(guī) 范的 結(jié)構(gòu) ，可分成不同的函 數(shù) ， 這種 方式可使程序 結(jié)構(gòu) 化； 4. 具有 將 可 變 的 選擇與 特殊操作 組 合在一起的能力，改善了程序的可 讀 性； 5. 提供的 庫 包含 許 多 標(biāo) 準(zhǔn)子程序，具有 較 強(qiáng)的 數(shù) 據(jù) 處 理能力； 6. 由于具有方便的模 塊 化 編 程技 術(shù) ，使已 編 好程序可容易地移植 ； Keil C51 181。 ⑸ 易于 ASIC 移植。沒有按鍵按下時，鍵盤譯碼電路的 ky為高電平；當(dāng)有按鍵按下時，鍵盤掃描譯碼電路在確定不是干擾后， ky引腳變?yōu)榈碗娖?，向單片機(jī)發(fā)出中斷請求讀取鍵值，當(dāng)按鍵撤銷后，ky恢復(fù)高電平。 在本設(shè)計中所采用的是共陰極 接法的 LED 數(shù)碼顯示器，其引腳排列如圖 所示： 圖 LED 數(shù)碼顯示管示意圖 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 21 顯示模塊 LED 數(shù)碼管顯示電路采用八片首尾相連的 74LS164 鎖存器和 8個 LED 數(shù)碼管顯示測試結(jié)果。同時 START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C(jī)計數(shù)結(jié)束。 設(shè)標(biāo)準(zhǔn)信號的頻率為 Fs,被測信號的頻率為 Fx，在一次預(yù)置門控時間內(nèi)，對被測信號的計數(shù)器為 Nx，對標(biāo)準(zhǔn)信號的計數(shù)值為 Ns，則下式成立： FsFx NxNs?? (41) 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 27 兩計數(shù)器的計數(shù) 周期總是等于被測信號 TCLK 周期 的整數(shù)倍，這是確保 TCLK 在任何頻率下 測頻結(jié)果 都能 保持恒定精度的關(guān)鍵。當(dāng)復(fù)位信號 RESET 為高電平時，每當(dāng)時鐘輸入CLK 有一個上升沿時，輸出端 Q 便轉(zhuǎn)換為與輸入信號 D 相同的邏輯值，輸出端 Qb 的值始終與 Q 端相反。 MUX648 多路選擇器的作用就是將兩個計數(shù)器的 64 位計數(shù)值暫時存儲，然后在單片機(jī)發(fā) 出的選擇信號sel2~sel0 的控制下分 8 次將計數(shù)值讀入。此脈沖作為計數(shù)器的計數(shù)使能信號，控制計數(shù)的起止。測頻 /測周期電路是由兩個 32 位計數(shù)器、一個 D 觸發(fā)器和一片 MUX648 選擇器組成。其中測頻與自校選擇模塊是在系統(tǒng)自檢時，將標(biāo)準(zhǔn)頻率作為被測頻率信號送給系統(tǒng)， 而在系統(tǒng)正常測量時，將被測信號送給系統(tǒng)。把發(fā)光二極管的陽極連在一起構(gòu)成公共陽極，使用時公共陽極接+5V，每個發(fā)光二極管的陰極通過電阻與輸入端相連。鍵盤控制命令直連單片機(jī)，快速的實現(xiàn)測頻、 測周期、 測脈寬、測占空比及復(fù)位等功能的控制。 VHDL 語言具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡明明確的程序來描述復(fù)雜的邏輯控制。目前，使用 C語 言 進(jìn) 行程序 設(shè)計 已 經(jīng) 成 為軟 件 開發(fā) 的一 個 主流。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 14 MAX+PLUSII 概述 MAX+plusⅡ的全稱是 Multiple Array Matrix and Programmable Logic User SystemⅡ（多陣列矩陣既可編程邏輯用戶系統(tǒng)Ⅱ）。再加上其低廉的價格，使得 10K 系列芯片受到越來越多用戶的歡迎。 FLEX10K 系列芯片性能介紹 隨著電子技術(shù)的發(fā)展，電子系統(tǒng)的設(shè)計方法也發(fā)生了很大的變化。 EA/VPP: 外部程序存儲選擇信號，輸入，低電平有效。 P1 口管腳寫入‘ 1’后，被內(nèi)部上拉為高，可用作輸入。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計只能對電路板進(jìn)行設(shè)計，通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能。設(shè) T 為被測周期， Ts 為時內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 5 標(biāo)，在 Tx 時間計數(shù)值為 N，可以根據(jù)以下公式來算得被測信號周期： *Tx N Ts? (22) 此種方法，被測信號頻率越高，測量誤差越大。 本設(shè)計的主要工作包括以下幾項內(nèi)容： ⑴ 簡述了當(dāng)今頻率計的發(fā)展?fàn)顩r，對幾種常用的測頻方法進(jìn)行了介紹和對比。 隨著 EDA 技術(shù)的發(fā)展，現(xiàn)代頻率計的設(shè)計多采用基于 FPGA 芯片的方法來實現(xiàn)頻率計的設(shè)計，即通過 VHDL(Very High Speed Integrated Circuit Hardware Description Language)硬件描述語言的設(shè)計，用 FPGA 來實現(xiàn)。 AT89C51 flexible software programming in C language accessibility. The design which binated AT89C51 control flexibility and FPGA Field Programmable Phase not only greatly shortens the development cycle time, but also makes the system have the advantages of pact, small size, high reliability, Measuring frequency range, the higher precision. Key words: EDA technology。 Module static display mode made the circuit simple, and convention to show。但由于受到單片機(jī)本身特性的影響，其晶振最大只能為 24MHz，以單片機(jī)為核心的頻率計的測頻范圍及精度受到很大的制約。該頻率計利用 FPGA 來實現(xiàn)對頻率、周期、脈寬、占空比的測量計數(shù)，由單片機(jī)實現(xiàn)對系統(tǒng) 的控制、數(shù)據(jù)的顯示、數(shù)據(jù)運(yùn)算及數(shù)制轉(zhuǎn)換等功能。 ⑷ 直接測量周期法 用被測信號經(jīng)放大整形后形成的方波信號直接控制計門控電路，使主門開放時間等于信號周期，時標(biāo)為 Ts 的脈沖在主門開放時間進(jìn)入計數(shù)器。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。 P1 口： P1 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/O 口， P1 口緩沖器能驅(qū)動 4 個TTL 門。但在訪問外部數(shù)據(jù)存儲器時，這兩次有效的 /PSEN 信號將不出現(xiàn)。在掉電模式下，保存 RAM 的內(nèi)容并且凍結(jié)振蕩器，禁止所有其它芯片的功能，直到下一個硬件復(fù)位為止 [6]。與 ALTERA 公司先前推出的 MAX7000 系列 EPLD 相比， FLEX10K(以下簡稱 10K)系列具有更加豐富的內(nèi)部資源 (最多可達(dá) 10 萬門 )，更加充裕的可配置的 I/O 管腳 (最多達(dá)406 條 )。 ⑼ 能夠與其他公司的多種 EDA 工具接口 [7]。 KEIL C51 語言簡介 C語 言是一 種編譯 型程序 設(shè)計語 言， 它 兼 顧 了多 種 高 級語 言的特點(diǎn)， 并 具 備匯編語 言的功能。 VHDL 語言的特點(diǎn)決定了它的地位，它的特點(diǎn)主要有： ⑴ 強(qiáng)大的功能和靈活性。整個系統(tǒng)在硬件上可分為顯示模塊、鍵盤輸入模塊和測頻模塊三個部分。 LED 數(shù)碼顯示器有兩種連接方法： （ 1）共陽極接法。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 22 表 41 七段數(shù)碼管可以顯示的字符 字符 b7 b6 b5 b4 b3 b2 b1 b0 共陰筆端碼 0 1 1 0 0 0 0 0 0 3FH 1 1 1 1 1 1 0 0 1 06H 2 1 0 1 0 0 1 0 0 5BH 3 1 0 1 1 0 0 0 0 4FH 4 1 0 0 1 1 0 0 1 66H 5 1 0 0 1 0 0 1 0 6DH 6 1 0 0 0 0 0 1 0 7DH 7 1 1 1 1 1 0 0 0 07H 8 1 0 0 0 0 0 0 0 7FH 9 1 0 0 1 0 0 0 0 6FH A 1 0 0 0 1 0 0 0 77H B 1 0 0 0 0 0 1 1 7CH C 1 1 1 0 0 1 1 0 39H D 1 0 1 0 0 0 0 1 5EH E 1 0 0 0 0 1 1 0 79H F 1 0 0 0 1 1 1 0 71H p 1 0 0 0 1 1 0 0 73H H 1 0 0 0 1 0 0 1 76H Y 1 0 0 1 0 0 0 1 6EH 不顯示 1 1 1 1 1 1 1 1 00H 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 23 測量電路 測量電路是由測頻與自校選擇模塊、脈寬控制模塊和測頻 /測周期模塊組成。 圖 測頻與自校選擇電路原理圖 圖 測頻與自校選擇電路波形圖 測頻 /測周電路 測頻原理圖如圖 所示。 CL=0 時， PL輸出一個寬度為被測信號負(fù)脈沖的脈沖； CL=1 時 ,PL 輸出一個寬度為被測 信號正脈沖的脈沖。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 31 MUX648 多路選擇器 因為單片機(jī)的數(shù)據(jù)總線有限，不可能一次性將兩個計數(shù)器的值讀入。 D 觸發(fā)器真值表如表 42 所示： 表 42 D 觸