【正文】 路徑的延時變得比邏輯門的延時還要大 [17]。 ④ 布局布線 ：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計好的邏輯安放到 PLD/FPGA 內(nèi) 。當(dāng) 10＜ count＜ 30時，啟動 A/D轉(zhuǎn)換，此時 clk 輸出為低電平。當(dāng)采集開始時，閉合開關(guān)ken ， 表示此時系統(tǒng)正在進(jìn)行開關(guān)量的采集。 start : in std_logic。 use 。圖中所示當(dāng) count=40時，轉(zhuǎn)換結(jié)束，產(chǎn)生 8位的并行數(shù)據(jù)。當(dāng)采集開始時，閉合開關(guān)men ， 表示此時系統(tǒng)正在進(jìn)行模擬量的采集。通常 VHDL 文件保存為 .vhd 文件， Verilog 文件保存為 .v 文件 。這些連線在到達(dá)開關(guān)矩 陣之前經(jīng)過許多CLB。正因為如此，多個 CLB能夠，而且經(jīng)常被連接在一起，以實現(xiàn)復(fù)雜的布爾邏輯。 Lattice 公司 該公司已經(jīng)和 AMD 公司合并，該公司生產(chǎn) GAL 和 CPLD 產(chǎn)品，目前各學(xué)校和各公司制作實驗板的常用芯片為 ISP1016 和可編程開關(guān) GDS14.。 128 字節(jié)的物理空間要求 28個地址，因此，要求 4個周期為地址的建立，兩個周期是列地址，兩個周期是行地址。在電源電壓過渡期 間，使 WP為低電攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 2 系統(tǒng)硬件設(shè)計 15 平時，可產(chǎn)生寫 /擦除保護(hù)。 ⑤ NAND 閃存中每個塊的最大擦寫次數(shù)量約萬次，而 NOR 的擦寫次數(shù)是十萬次。 NAND 的存儲單元只有 NOR 的一半，在更小的存儲空間中 NAND獲得了更好的性能。 FLASH MEMORY 集其它類非易失性存儲器的特點：與 EPROM 相比較，閃速存儲器具有明顯的優(yōu)勢 — 在系統(tǒng)電可擦除和可重復(fù)編程而不需要特殊的高電壓（某些第一代閃速存儲器也要求高電壓來完成擦除或編程操作）；與 EEPROM 相比較，閃速存儲器具有成本低密度大的特點。由圖 ，AD9220 屬于子區(qū)式模 /數(shù)轉(zhuǎn)換器結(jié)構(gòu)，并且采用了數(shù)字校正技術(shù)， AD公司稱之為多級差分管線結(jié)構(gòu) (Multistage differential pipeline architecture)。另外可以用百分?jǐn)?shù)來表示分辨率，此時的分辨率成為相對分辨率。缺點是 :轉(zhuǎn)換速率低，轉(zhuǎn)換速率在 12 位時為 100～ 300SPS. ④ 壓頻變換型 ADC 壓頻變換型 ADC 是先將輸入模擬信號的電壓轉(zhuǎn)換成頻率與其成正比的脈沖信號，然后在固定的時間間隔內(nèi)對此脈沖信號進(jìn)行計數(shù)，計數(shù)結(jié)果正比于輸入模擬電壓信號的數(shù)字量。這種結(jié)構(gòu) ADC 的所有位同時轉(zhuǎn)換，其轉(zhuǎn)換時間主要取決于比較器的開關(guān)逮度、編碼器的傳輸時間延遲等。 攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 2 系統(tǒng)硬件設(shè)計 8 ④ 泄漏電流 指開關(guān)斷開時的泄漏電流。 74HC14 是施密特輸入反相器芯片 , 輸入電平從低到高的翻轉(zhuǎn)電平高于從高到低的翻轉(zhuǎn)電平 , 使輸入緩慢變化或不太規(guī)則變化的邊沿整形成陡峭的邊沿 . 施密特輸入只是使得上跳沿和下降沿變得比原始輸入信號的上升和下降更加陡峭一些，也就是在數(shù)字電路起整形作用。開關(guān)量隔離的目的在于直接電氣聯(lián)系，以防地電位差、外界電磁場等干擾因素。并行傳輸又有字并行和字節(jié)并行之分，并行接口一般實現(xiàn)的是字節(jié)并行傳輸。現(xiàn)在應(yīng)用比較廣泛的有這么幾類采集系統(tǒng)， ISA 數(shù)據(jù)采集系統(tǒng)、 PCI 數(shù)據(jù)采集系統(tǒng)、 SCXI 數(shù)據(jù)采集系統(tǒng)、便攜式數(shù)據(jù)采集系統(tǒng)以及 USB數(shù)據(jù)采集系統(tǒng)。網(wǎng)絡(luò)化測量、采集和控制是其發(fā)展的必然趨勢。目前，數(shù)據(jù)采集技術(shù)已廣泛應(yīng)用于工業(yè)控制系統(tǒng)、數(shù)據(jù)采集系統(tǒng)、測自動試系統(tǒng)、智能儀器儀表、遙感遙測、通訊設(shè)備、機器人、高檔家電等方面。數(shù)據(jù)采集系統(tǒng)（ Date Acquisition System,簡稱 DAS）目前在工業(yè)領(lǐng)域應(yīng)用非常廣泛，在工業(yè)領(lǐng)域存在大量遠(yuǎn)程數(shù)據(jù)采集系統(tǒng)，攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 1 緒論 2 這些系統(tǒng)支持著工業(yè)領(lǐng)域，如電力、軍事、通信等各種生產(chǎn)的正常運行。 整體設(shè)計方案 根據(jù)被測參數(shù)要求，提出系統(tǒng)整體設(shè)計方案，其系統(tǒng)框圖如圖 所示： 攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 1 緒論 3 圖 整體設(shè)計方案 整個系統(tǒng)由信號采集模塊、存儲器模塊、中心控制模塊、接口電路以及其 他的外圍輔助電路組成。本課題采用 LM324 運算放大器作為電壓跟隨器，用來穩(wěn)定輸入信號，增加 AD9221 的輸入阻抗。無觸點，壽命長，可靠性高。機械觸點式開關(guān)中最常用的是干簧繼電器，它的導(dǎo)通電阻小，但切換速度慢。本系統(tǒng)選擇了開關(guān)速度比較快、泄漏比較小、 16 選 1的模擬選擇開關(guān) ADG506。它將采樣輸入信號與已知電壓不斷進(jìn)行比較，然后轉(zhuǎn)換成二進(jìn)制數(shù)?！?△型 ADC由兩部分組成，第一部分為模擬∑ △調(diào)制器，第二部分為數(shù)字抽取濾波器。絕對誤差一般在177。 AD9221 的時鐘端 CLK 由 FPGA 控制提供。 FLASH MEMORY 的分類及比較 在 1984 年，東芝公司的發(fā)明人 Fujio Masuoka 首先提出了快速閃存存儲器 (此處簡稱閃存 )的概念。 AND 技術(shù)是 Hitachi 公司的專利技術(shù)。 K9F1G08 管腳描述 CLE：命令鎖存使能。 K9F1G08 內(nèi)部結(jié)構(gòu)描述 K9F1G08有 65536行（頁）乘以 2112 8列陣列一共組成 1056M存儲器，多余的64列位于列地址 2048～ 2111。對于數(shù)字量和開關(guān)量，經(jīng)信號調(diào)理后，經(jīng) FPGA內(nèi)部編程串并轉(zhuǎn)換后，暫存于 FPGA內(nèi)部的 FIFO中，再送入 FLASH存儲器中。 99 年收購 Vantis（原 AMD 子公司） ,2020 年收購 Lucent微電子的 FPGA部門，是世界第三大可 編程邏輯器件供應(yīng)商。輸出緩沖器 B1 有可編程的控制器，它們可以是緩沖器成為三態(tài)或集電極開路狀態(tài)，并且可控制緩沖器的輸出擺率。 第三種類型的路徑資源是長線，設(shè)計者可以用它去連接某些條件苛刻的 CLB，攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 3 FPGA可編程邏輯器件 20 即這些 CLB 在芯片上的物理位置彼此相連“甚遠(yuǎn)”，而它們之間的連接又不會產(chǎn)生太大的延時。 ⑤ 時序仿真 ：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。 當(dāng) count=35 時，進(jìn)行通道選擇。在控制作用下，將采集到的信號經(jīng)串并轉(zhuǎn)換后暫存入 FPGA 內(nèi)部的 fifo 中，然后再存入 flash 芯片中。 clk : out std_logic。 use 。當(dāng) 30＜ count＜ 40 時時，進(jìn)行串并轉(zhuǎn)換，產(chǎn)生 的延時。圖 所示為此模塊的時 序圖： 攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 3 FPGA可編程邏輯器件 22 圖 時序圖 模擬量采集模塊的時序仿真 在本系統(tǒng)中，采用手動開關(guān)來控制模擬量的采集。 系統(tǒng)中 FPGA的設(shè)計 FPGA 的通用設(shè)計過程 ① 文本編輯 ：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。 圖 互連資源 其他的路徑資源由經(jīng)緯連線所組成。設(shè)計者可以利用一個 CLB 產(chǎn)生簡單的組合邏輯。 目前，很多學(xué)校和公司都開發(fā)了可 編程邏輯器件實驗板，這些實驗板上采用了如下幾個公司的產(chǎn)品： Xilinx 公司 主要產(chǎn)品為 FPGA 和 CPLD，目前各學(xué)校和公司制做實驗板的常用芯片為 FPGA 4000 系列， Spartan XCS05 和 XC95108 系列 CPLD。而另一些指令，像頁讀取和編程及塊擦除要求兩個周期，一個周期為了建立而另一個周期是執(zhí)行操作。 WP：寫保護(hù)。 ④ NAND 的擦除單元更小，相應(yīng)的擦除電路也更加簡單。 NAND 閃存的寫周期比 NOR 閃存短十倍，它的保存與刪除處理的速度也相對較快。 存儲器模塊的設(shè)計 FLASH MEMORY（閃速存儲器）是一類非易失性存儲器 NVM（ Non Volatile Memory） 即使在供電電源關(guān) 閉后仍能保持片內(nèi)信息；而諸如 DRAM、 SRAM 這類易失性存儲器，當(dāng)供電電源關(guān)閉時片內(nèi)信息隨即丟失。輸出為并行接口，兼容 TTL 電平。例如設(shè) A/D轉(zhuǎn)換器的位數(shù)為 n，滿量程電壓為 FSR，則 A/D轉(zhuǎn)換器的分辨率定義為 :分辨率 =FSR/2N。其優(yōu)點是 :分辨率高、功耗低、成本低。它由電阻分壓器、比較器、緩沖器及編碼器四部分組成。 ③ 開關(guān)時間 由于模擬開關(guān)器件中有導(dǎo)通電阻并有寄生電容，這樣就會產(chǎn)生一定的導(dǎo)通和關(guān)斷時間，通常希望器件具有短的開關(guān)時間。 開關(guān)量驅(qū)動電路的設(shè)計 開關(guān)量驅(qū)動電路采用 TTL三態(tài)門 緩沖器，本設(shè)計采用 74HC14，它的驅(qū)動能力要高于一般的 TTL電路，如圖 :74HC14是六芯片集成電路，內(nèi)部包含六組形式完全相同的反相器，除電源共用外，六組反相器相互獨立。造成執(zhí)行機構(gòu)的誤動作。前者使傳輸數(shù)據(jù) 的各位同時在總線上傳輸，后者則使數(shù)據(jù)一位一位的傳輸。他們不斷推出各種性能優(yōu)異、種類齊全的 產(chǎn)品。數(shù)據(jù)采集技術(shù)的發(fā)展離不開傳感器和計算機控制技術(shù)?？梢灶A(yù)見，隨著大規(guī)模集成電路技術(shù)與計算機技術(shù)的發(fā)展，數(shù)據(jù)采集技術(shù)將在雷達(dá)、通信、水聲、遙感、地質(zhì)勘探、無損監(jiān)測、語音處理、智能儀器、工業(yè)自動控制以及生物醫(yī)學(xué)工程眾多領(lǐng)域發(fā)揮更大的作用。具體應(yīng)用如水、電、煤氣調(diào)度 SCADA 系統(tǒng)，電力變電站綜合自動化系統(tǒng)等。信號采集模塊是存儲測試中的重要環(huán)節(jié)，關(guān)系 著獲取信息的質(zhì)量和采集測試 的精度。 LM324 是四運放集成電路，它采用 14 腳雙列直插塑料封裝 。響應(yīng)速度快，易于TTL電路配合使用。集成模擬電子開關(guān)的體積小，切換速率快，無抖動，耗電小，工作可靠，容易控制。 AD0506電壓范圍寬、功耗低、泄漏小。主要通過二分探索法求得一數(shù)字碼，使其對應(yīng)的電壓最接近于輸入電壓。由于∑ △具有極高的抽樣速率，通常比奈奎斯特抽樣頻率高出許多倍，因此∑ △轉(zhuǎn)換器又稱為過抽樣轉(zhuǎn)換器 A/D。 1/2LSB 范圍內(nèi)。 攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 2 系統(tǒng)硬件設(shè)計 12 圖 AD9221在系統(tǒng) 中的應(yīng)用 中心控制模塊的設(shè)計 中心控制模塊由 FPGA 及其外圍電路組成，主要用來對整個電路的時鐘信號進(jìn)行控制，保證數(shù)據(jù)的正確存入與讀出。與傳統(tǒng)電腦內(nèi)存不同，閃存的特點是非易失性 (也就是所存儲的 數(shù)據(jù)在主機掉電后不會丟失 )，其記錄速度也非?？臁?Hitachi 和 Mitsubishi 共同支持 AND 技術(shù)的 FLASH MEMORY。其為高時，命令通過 I/O口線在 WE信號的上升沿被鎖入命令寄存器。一個 2112字節(jié)的高速緩沖存儲器彼此間是連續(xù)相接的，這些存儲器被連接到記憶單元陣列，在頁讀取和編程運行的過程中，為 I/O 緩沖器和記憶 單元之間的數(shù)據(jù)轉(zhuǎn)移提供中間機構(gòu)。如圖 ： 圖 K9F1G08在系統(tǒng)中的應(yīng)用 攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 3 FPGA可編程邏輯器件 17 3 FPGA 可編程邏輯器件 本設(shè)計由于需要用到大量的控制信號，而且又是以計算機為平臺，所以系統(tǒng)中有大量的數(shù)字邏輯電路。目前 Lattice公司在上海設(shè)有研發(fā)部門。這些控制端允許 FPGA 輸出到大多數(shù)標(biāo)準(zhǔn)的 TTL 或CMOS 器件。這些長線通常是從一個 CLB模塊的末端 一直通向另一個 CLB模塊，而中間并不與某個開關(guān)矩陣相連。 ⑥ 編程下載 ：確認(rèn)仿真無誤后，將文件下載到芯片中 。圖中所示 channela1 為高電平，其他為低電平時，選通通道 a1，對其通道進(jìn)行循環(huán)選擇。串并轉(zhuǎn)換時序圖如圖 。 wrfifo : out std_logic。 攀枝花學(xué)院本科畢業(yè)設(shè)計（論文） 參考文獻(xiàn) 25 參 考 文 獻(xiàn) [1] 韓曉泉 . 高速數(shù)據(jù)采集系統(tǒng) [D]. 西北工業(yè)大學(xué) , 2020. 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