【正文】 CKI/O47/CSI/O46/nCSI/O49/nRSI/O48/nWSnCEOCONF_DONEn ST AT U SM SE L 1M SE L 0DAT A0DC L Kn C EI / O 7I / O 8I / O 9I / O 1 0I / O 1 1I / O 1 2nCONFIGIN2GCLK2IN3GNDINTI/O25I/O26I/O27I/O28I/O29I/O30I/O31I / O 3 9I / O 4 0I / O 4 1G ND I NTI N I T _ DO NEI / O 4 2 / RD Y n BS YI / O 4 3I / O 4 4GNDINTVCCINTVCCINTGNDINTVCCINTVCCINTG ND I NTVCC I NTAL T ER A頂面圖EP F 1 0 K10 L C 8 4FL EX8 4 P I N PLC C 封裝74737271706968676665646362616059585756555453525150494847464544434241403938373635343332313029282726252423222112131415161718192011 109 8 7 6 5 4 3 2 184 83 82 81 80 79 78 77 76 75 圖 FLEX系列芯片引腳圖 MAX+plusⅡ概述 本設(shè)計(jì)用的是 MAX+plusⅡ軟件。這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時(shí)鐘信號(hào)。 (2) 對(duì)于不穩(wěn)定的噪聲，在 4 ms 以下則至多抽樣一次。 ● 對(duì)數(shù)字輸入的響應(yīng)控制 如果按下數(shù)字鍵，第一個(gè)數(shù)字會(huì)從顯示器的最右端開(kāi)始顯示，此后每新按下一個(gè)數(shù)字，顯示器上的數(shù)字必須左移一格，以顯示新輸入的數(shù)字。 若需要各位數(shù)碼管顯示出與本位相應(yīng)的顯示字符，就必須采用掃描顯示方式，即在某一時(shí)刻，只讓某一位數(shù)碼管的位選線處于選通狀態(tài)，而其它各位數(shù)碼管的位選線處于關(guān)閉狀態(tài)，同時(shí)，段選線上輸出相應(yīng)位要顯示字符的字型碼。此時(shí) Q=O，使內(nèi)部放電管截止。我們知道集成穩(wěn)壓電路的輸出主要取決于集成穩(wěn)壓器，由于本電路所采用的集成器為 CW7805 ，所以輸出電壓為 +5V。從仿真圖可知，達(dá)到了要求，結(jié)果正確。只是今后大家就難得再聚在一起 。 ELSIF CLRN=39。 ENTITY DEBOUNCING IS 27 PORT(D_IN,CLK: IN STD_LOGIC。EVENT AND CLK=39。 use 。 signal c_keyboard:std_logic_vector(1 downto 0)。 clk_ctr=clk。139。139。 end architecture art。 flag_n=fn。 end case。 begin process(clk) begin z=c_keyboardamp。 end if。 clk: in std_logic。 END。 INV_D=NOT D_IN。 END。AND PRN=39。而你開(kāi)朗的個(gè)性和寬容的態(tài)度，幫助我能夠很快的 掌握了設(shè)計(jì)的技巧。kx為 10111101 時(shí)， data_f 為 0001，即表示功能鍵 clear 被按下，功能按鍵標(biāo)志ff變?yōu)楦唠娖健?D1起保護(hù)繼電器的作用。 555 定時(shí)器的電路原理圖及管腳排列圖分別如圖 和 所示。 （ 2）共陽(yáng)極 接法： 各發(fā)光二極管的陽(yáng)極連接在一起，接到數(shù)碼管的位控端（公共端），再接 +5V；各發(fā)光二極管的陰極分別連接到數(shù)碼管的段控端（ a～ g、 dp）， 27（ c） 為了顯示數(shù)字或符號(hào)，要為 LED 顯示器提供代碼，由于這些代碼是為顯示字形的，因此稱之為字形代碼，具體字形代碼這里不作介紹，請(qǐng)參考有關(guān)資料。其功能圖如圖 所示 圖 鍵盤譯碼電路和按鍵標(biāo)志產(chǎn)生電路功能圖 實(shí)體描述 : Entity 系統(tǒng)輸入信號(hào)： Ky[30]：鍵盤輸入信號(hào)； Kx[30]： 鍵盤掃描信號(hào)，與鍵盤掃描電路中 c_diskey[30]的相連； S R D OUT 0 0 不變 1 0 1 0 1 0 12 Clk：譯碼電路時(shí)鐘信號(hào)； 系統(tǒng)輸出信號(hào)： Data_n：系統(tǒng)輸出數(shù)字鍵值（也代表該按鍵所在位置）； Data_f：系統(tǒng)輸出功能鍵鍵值（也能代表該按鍵所在位置）； fn：表示有一個(gè)數(shù)字鍵按鍵被按下，每發(fā)生一次按鍵動(dòng)作， fn 就輸出一個(gè)正脈沖； ff：表明按鍵是否為功能（功能鍵為 set 、 clear 、 lock 和 back 鍵）。特別要注意的是，彈跳消除電路所使用的肪沖信號(hào)的頻率必須比其他電路使用的脈沖信號(hào)的頻率更高。如果列線信號(hào)全是高電平，則代表低電按下平信號(hào)所在的行中無(wú)按鍵；如果列線有輸入為低電平，則低電平信號(hào)所在的行和出現(xiàn)低電平信號(hào)的列的交點(diǎn)處有按鍵按下。如圖 是 FLEX 系列芯片引腳圖。 VHDL 的英文全名是 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language ,于 1983 年由美國(guó)國(guó)防部發(fā)起創(chuàng)建，由 IEEE 進(jìn)一步民展并在 1987 年作為“ IEEE 標(biāo)準(zhǔn) 1076”民布。 （ 3）七段數(shù)碼管顯示電路主要將待顯示數(shù)據(jù)的 BCD 碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動(dòng)編碼。用一位輸出電平的狀態(tài)代表鎖的開(kāi)閉狀態(tài)。 電子密碼鎖是由密碼鎖主體以及附體的外圍指示電路組成的。 （ 4） 激 活電鎖鍵（ set） ：此鍵有效時(shí)，將密碼鎖的門上鎖。 方案三 用 EDA 實(shí)現(xiàn)的電子密碼鎖 這種電子密碼鎖只用一片芯片實(shí)現(xiàn)了幾十片中規(guī)模集成電路才能完成的功能從而大大簡(jiǎn)化了系統(tǒng)結(jié)構(gòu)，降低了成本，提高了系統(tǒng)的保 密性和可靠性。如 Altera 公司的 FLEX 10K 和 FLEX8000 器件有 10 萬(wàn)典型門 ,5392 個(gè)寄存器。 MAX+plusⅡ是 Altera 提供的 FPGA/CPLD開(kāi)發(fā)集成環(huán)境， Altera 公司是世界最大的可編程邏輯器件供應(yīng)商之一。其程序見(jiàn)附錄。 (3) 在觸發(fā)器之前，接上 ANDNOT 之后， SR的組態(tài) 如表 2所示。當(dāng)需要更改輸入的數(shù)字時(shí)，可以按倒退鍵（ back）來(lái)清除前一個(gè)輸入的數(shù)字，或者按 清除鍵清除所有的輸入數(shù)字。這樣，在同一時(shí)刻， 4 位 LED 中只有選通的那一位數(shù)碼管顯示出字符，而其它各位數(shù)碼管則是熄滅的，如此循環(huán)下去，就可以使各位數(shù)碼管顯示出將要顯示的字符，其優(yōu)點(diǎn)是占用的 I/O 口線較少。 當(dāng)υ C 上升到大于 Vcc／ 3 時(shí)， RD=1， SD=1，基本 RS 觸發(fā)器狀態(tài) 不變，即輸出端 Q 仍為高電平，當(dāng) VC 上升到略大于 2VCC／ 3 時(shí)， Rn=0， SD=1，基本 RS觸發(fā)器置 0，輸出端 Q 為低電平。其 電路原理圖如圖 所示。 密碼鎖的開(kāi)鎖和解鎖過(guò)程仿真 圖 22 由圖可知，每輸入一個(gè)數(shù)字， ACC 就保存一位，當(dāng) NC=4 時(shí)，將 ACC 里的內(nèi)容與用于存儲(chǔ)密碼的 REG 中的內(nèi)容相比較，若相等，則開(kāi)鎖信號(hào) enlock 為高電平。 沒(méi)關(guān)系，各奔前程，大家珍重。139。 DD1,DD0,1,0:OUT STD_LOGIC。139。 entity keyinput is port(clk_1k:in std_logic。 signal c_debounce:std_logic。 end process。 then case z is when 000111=n=0000。 then case z is when 110111 =f=0001。 密碼鎖的控制電路的源程序 library ieee。 data_f=f。 when others =n=1111。 key_decoder:block signal z:std_logic_vector(5 downto 0)。 then q=q+1。 architecture art of keyinput is ponent debouncing is port(d_in: in std_logic。 D_OUT1=NOT Q1。139。 END PROCESS。039。 感謝 胡紅艷 老師，這 次 論文 的每個(gè)細(xì)節(jié)和每個(gè)數(shù)據(jù)，都離不開(kāi) 您 的細(xì)心指導(dǎo)。kx 為 10110111 時(shí)， data_n 為 1000，即表示數(shù)字鍵 8（二進(jìn)制為 1000）被按下，數(shù)字按鍵標(biāo)志 fn變?yōu)楦唠娖?；?dāng) kyamp。它的負(fù)載是一個(gè)繼電器或（電磁閥）線圈，當(dāng)輸入低電平時(shí)，三極管截止，繼電器或（電磁閥）線圈中無(wú)電流通過(guò)；當(dāng)輸入高電平時(shí)，三極管導(dǎo)通，繼電器吸合，電鎖制動(dòng)端閉合，從而使電鎖打開(kāi)。它結(jié)構(gòu)簡(jiǎn)單，使用靈活，可以組成多種波形發(fā)生器、多諧振蕩器、定時(shí)延時(shí)電路、雙穩(wěn)觸發(fā)電路、報(bào)警電路、檢測(cè)電路、頻率變換電路等。 LED 顯示器中的發(fā)光二極管共有兩種連接方法： （ 1）共陰極接法： 各發(fā)光二極管的陰極連接在一起，接到數(shù)碼管的位控端（公共端），再接地；各發(fā)光二極管的陽(yáng)極分別連接到數(shù)碼管的段控端（ a～ g、 dp），如圖 （ b）。其他模塊當(dāng)知曉 fn 或 ff 有效時(shí)，可以讀取鍵值。 圖 調(diào)整抽樣頻率后得到的抽樣結(jié)果 因此必須加上彈跳消抖電路，避免誤操作信號(hào)的發(fā)生。其方法是依次給行線送低電平，檢查列線的輸入。 Altera 的產(chǎn)品有多個(gè)系列，如 Classic系列、 MAX 系列、 FLEX 系列、 APEX 系列 ACEX 系列、 Cyclone 系列、 Stratix 系列、 MAXⅡ系列以及 StratixⅡ系列等。 VHDL 是電子設(shè)計(jì)主流硬件的描述語(yǔ)言之一。 （ 2）密碼鎖控制電路包括按鍵數(shù)據(jù)的緩沖存儲(chǔ)電路，密碼的清除、變更、存儲(chǔ)、激活電鎖（寄存器消除信號(hào)發(fā)生電路），密碼核對(duì)（數(shù)值比較電路），解鎖電路（開(kāi) /關(guān)門鎖電路）等幾個(gè)小的功能電路?？蓜h除輸入的數(shù)字， 刪除的是最后輸入的數(shù)字，每刪除一位，密碼在數(shù)碼管的顯示右移一位，并在左邊空出的位上補(bǔ)充一“ 0” 。電子密碼鎖主體設(shè)計(jì)包括數(shù)字鍵的數(shù)字輸入、存儲(chǔ)和清除；功能按鍵的功能設(shè)計(jì)；移位寄存器的設(shè)計(jì)和控制；密碼的清除、變更、退位、存儲(chǔ)；密碼核對(duì)、解除 電鎖電路。 （ 5） 解除電鎖鍵（ lock）：此鍵有效時(shí)，檢查輸入的密碼是否正確，若正確則開(kāi)門。還有它能使我們能夠在產(chǎn)品設(shè)計(jì)，制造過(guò)程中對(duì)產(chǎn)品的器件、電路板甚至整個(gè)電子系統(tǒng)的邏輯和功能隨時(shí)進(jìn)行組態(tài)或重組，還保證了器件具備上萬(wàn)次以上的搽寫能力，其升級(jí)與改進(jìn)也極其方便。 （ 2）編程方式簡(jiǎn)單方便 CPLD 產(chǎn)品中常用菊花鏈在線系統(tǒng)編程方式。 MAX+plusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最 易學(xué)的 EDA 軟件。 鍵盤掃描電路 鍵盤掃描電路是用于提供鍵盤掃描信號(hào) ky3ky0 的，其變化的順序依次為1110→ 1101→ 1011→ 0111→??周而復(fù)始地掃描。 表 2 RS觸發(fā)器真值表 鍵盤譯碼電路和按鍵標(biāo)志產(chǎn)生電路 鍵盤譯碼電路是從 kx3kx0 和 ky3ky0 信號(hào)中譯碼出按鍵鍵值的電路，它的真值表如表 所示。 由于這里設(shè)計(jì)的是一個(gè)四位的電子密碼鎖，所以當(dāng)輸入的數(shù)字超過(guò)四個(gè)時(shí)，電路將無(wú)任何反應(yīng)，而且不再顯示第四個(gè)以后輸入的數(shù)字。 （ a） (b) (a) 四位 LED數(shù)碼管共陽(yáng)極工作方式 （ b） 四位 LED數(shù)碼管共陰極工作方 式 圖 數(shù)碼管靜態(tài)顯示示意圖 5 VC3C2C1C0LED3LED0LED1LED2a ～ dpI / O 3( 0 ～ 7 )a ～ dpa ～ dpa ～ dpI / O 0( 0 ～ 7 )I / O 1( 0 ～ 7 )I / O 2( 0 ～ 7 )C3C2C1C0LED3LED0LED1LED2a