fpga和isppld(留存版)
【正文】 3 二、高密度 ISPPLD (1)通用邏輯塊 GLB (2)集總布線(xiàn)區(qū) GRP (3)輸出布線(xiàn)區(qū) ORP (4)輸入 /輸出單元 IOC (5)時(shí)鐘分配網(wǎng)絡(luò) CDN GLB(Generic Logic Block) 4 (1)組成 ①與陣列 ②乘積項(xiàng)共享陣列 ③ 4輸出邏輯宏單元 ④控制邏輯 (2)組態(tài) ①標(biāo)準(zhǔn)組態(tài) ②高速直通組態(tài) ③異或邏輯組態(tài) ④單乘積項(xiàng)組態(tài) 5 ⑤多模式組態(tài) GRP(Global Routing Pool) ORP(Output Routing Pool) /輸出單元 IOC(Input Output Cell) CDN(Clock Distribution Network) (Mega block)結(jié)構(gòu) 6 第七節(jié) 現(xiàn)場(chǎng) 可編程門(mén)陣列 FPGA 一、 FPGA的基本結(jié)構(gòu) ： : 分布于芯片中央，實(shí)現(xiàn)規(guī)模不大的組合、 時(shí)序電路。 51 Y1端是 功能復(fù)用 的，不加控制會(huì)默認(rèn)為 復(fù)位端 （ RESET） ,要將 Y1用作 時(shí)鐘輸入 端，必須進(jìn)行定義。 圖 FPGA內(nèi) SRAM單元 Q Q T 讀 /寫(xiě) 數(shù)據(jù) 組態(tài)控制 8 圖 FPGA的基本結(jié)構(gòu)框圖 9 二、 CLB和 IOB CLB (1) 組合邏輯電路 ①工作方式 ②激勵(lì)信號(hào) ③時(shí)鐘信號(hào) CLK(同步 )， 或 C、 G(異步 )。 圖 兩變量通用邏輯模塊的原理圖 15 表 輸 入 輸
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