【正文】 上加入了用于選擇哪一位數(shù)碼管的位選信號端口。實(shí)驗(yàn)中信號與fpga連接如下：信號名稱FPGA I/O名稱功能說明clkPin_E1系統(tǒng)時鐘rst_nPin_C2系統(tǒng)復(fù)位clkoutPin_A3分頻時鐘四、 實(shí)驗(yàn)設(shè)計(jì)思想偶分頻：以4分頻為例，當(dāng)分頻常數(shù)N=4時，參數(shù)FULL=1，即分頻計(jì)數(shù)器從0開始每計(jì)到1時，分頻輸出時鐘翻轉(zhuǎn)一次，其時序如下圖，從而達(dá)到了4分頻的效果奇分頻：以5分頻為例，當(dāng)分頻常數(shù)N=5時，參數(shù)FULL0=FULL1=2，時鐘信號clk0以系統(tǒng)時鐘上升沿為觸發(fā)點(diǎn)，先計(jì)數(shù)到1翻轉(zhuǎn)一次，在計(jì)數(shù)到2翻轉(zhuǎn)一次，實(shí)現(xiàn)一個占空比非50%的5分頻時鐘；時鐘信號clk1則以系統(tǒng)時鐘下降沿為觸發(fā)點(diǎn)，先計(jì)數(shù)到1翻轉(zhuǎn)一次，在計(jì)數(shù)到2翻轉(zhuǎn)一次，實(shí)現(xiàn)一個占空比非50%的5分頻時鐘。6． 然后將處理后的運(yùn)算數(shù)再左移1位，同時低位補(bǔ)零。l 輸出：輸出指在某一個狀態(tài)時特定發(fā)生的事件。而一段式 FSM 描述不利于時序約束、功能更改、調(diào)試等，而且不能很好的表示米勒 FSM 的輸出，容易寫出 Latches，導(dǎo)致邏輯功能錯誤。若表決的結(jié)果為通過，則pass信號為1；否則，pass信號為0。 將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。 在實(shí)驗(yàn)的基礎(chǔ)上重新設(shè)計(jì)，使程序改變頻率的時候不會影響占空比的改變。搶答器的原理比較簡單，首先必須設(shè)置一個搶答允許標(biāo)志位，目的就是為了允許或者禁止搶答者按按鈕；如果搶答允許位有效，那么第一個搶答者按下的按鈕就將其清除，同時記錄按鈕的序號，也就是對應(yīng)的按按鈕的人，這樣做的目的是為了禁止后面再有人按下按鈕的情況。 進(jìn)一步了解實(shí)驗(yàn)系統(tǒng)的硬件結(jié)構(gòu)。其原因?yàn)椋?FSM 和其他設(shè)計(jì)一樣，最好使用同步時序方式設(shè)計(jì)，以提高設(shè)計(jì)的穩(wěn)定性，消除毛刺。狀態(tài)機(jī)的本質(zhì)就是對具有邏輯順序或時序規(guī)律事件的一種描述方法。其轉(zhuǎn)換方法如下：1． 首先將5位二進(jìn)制數(shù)高位加上8位0，組成一個13位運(yùn)算數(shù)；2． 將運(yùn)算數(shù)左移3位，同時低位補(bǔ)零。整數(shù)分頻中又分為偶數(shù)分頻和奇數(shù)分頻，顧名思義分頻常數(shù)為偶數(shù)和奇數(shù)（分頻常數(shù)=系統(tǒng)輸入頻率/系統(tǒng)輸出頻率）。本實(shí)驗(yàn)中中使用的是一個八位一體、共陰極型七段數(shù)碼管。 進(jìn)一步熟悉Quartus Prime軟件 嘗試編寫VHDL程序，實(shí)現(xiàn)多路分配器功能。實(shí)驗(yàn)二 4選1多路選擇器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?了解多路選擇器設(shè)計(jì)的原理。5） 分析和綜合完成后就可以對工程進(jìn)行管腳分配。END decoder38。第一個輸入框?yàn)楣こ坦ぷ魑募A地址輸入框，設(shè)定好后所有工程相關(guān)文件將統(tǒng)一存放在該文件夾下；第二個輸入框?yàn)楣こ堂斎肟?；第三個輸入框?yàn)樵摴こ痰捻攲游募斎肟颉?shù)字邏輯實(shí)驗(yàn)指導(dǎo)書目 錄前 言 1實(shí)驗(yàn)一 通過38譯碼器實(shí)例學(xué)習(xí)Quartus Prime 3實(shí)驗(yàn)二 4選1多路選擇器設(shè)計(jì) 19實(shí)驗(yàn)三 異步清零和同步使能加法計(jì)數(shù)器設(shè)計(jì) 21實(shí)驗(yàn)四 八位七段數(shù)碼管顯示電路的設(shè)計(jì) 23實(shí)驗(yàn)五 整數(shù)分頻器的設(shè)計(jì) 26實(shí)驗(yàn)六 加減法運(yùn)算器設(shè)計(jì) 29實(shí)驗(yàn)七 狀態(tài)機(jī)設(shè)計(jì) 32實(shí)驗(yàn)八 設(shè)計(jì)七人表決器 38實(shí)驗(yàn)九 設(shè)計(jì)四人搶答器 40實(shí)驗(yàn)十 可控脈沖發(fā)生器的設(shè)計(jì) 43實(shí)驗(yàn)一 通過38譯碼器實(shí)例學(xué)習(xí)Quartus一、 實(shí)驗(yàn)?zāi)康?通過簡單的38譯碼器的設(shè)計(jì),掌握組合邏輯電路的設(shè)計(jì)方法。本例中工程文件夾名、工程名、頂層文件名都為decoder38。ARCHITECTURE rtl OF decoder38 ISBEGIN PROCESS (a) BEGIN CASE a IS WHEN 000 = y = 00000001。可以利用 Quartus Prime 中Pin Planner進(jìn)行可視化的管腳分配。 進(jìn)一步熟悉Quartus Prime軟件的使用方法和VHDL輸入的全過程。 將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。其單個靜態(tài)數(shù)碼管如下圖所示。其中偶分頻相對簡單，奇數(shù)分頻相對復(fù)雜，實(shí)現(xiàn)的原理都是利用計(jì)數(shù)器對輸入時鐘進(jìn)行計(jì)數(shù)，當(dāng)計(jì)到指定數(shù)值時將輸出時鐘信號取反，同時將計(jì)數(shù)器清零從新開始計(jì)數(shù)，從而實(shí)現(xiàn)系統(tǒng)時鐘的降頻使用。3． 判斷移位后的運(yùn)算數(shù)的8~5位是否大于4，如果大于4則將該四位數(shù)加上3，否則不變。狀態(tài)機(jī)有三個基本要素即：l 狀態(tài)：也叫狀態(tài)變量。狀態(tài)機(jī)實(shí)現(xiàn)后，一般來說，狀態(tài)轉(zhuǎn)移部分是同步時序電路而狀態(tài)的轉(zhuǎn)移條件的判斷是組合邏輯。二、 實(shí)驗(yàn)原理所謂表決器就是對于一個決議，由多個人投票，如果同意的票數(shù)過半，就認(rèn)為此決議可行；否則如果否決的票數(shù)過半，則認(rèn)為此決議無效?？偟恼f來，搶答器的實(shí)現(xiàn)就是在搶答允許位有效后，第一個按下按鈕的人將其清除以禁止再有按鈕按下，同時記錄清楚搶答允許位的按鈕的序號并顯示出來，這就是搶答器的實(shí)現(xiàn)原理。 將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。實(shí)驗(yàn)中信號與fpga連接如下：信號名稱FPGA I/O名稱功能說明clkPin_E1系統(tǒng)時鐘rst_nPin_C2系統(tǒng)復(fù)位startPin_P9搶答開始信號answer[0]Pin_R9搶答信號answer[1]Pin_T9answer[2]Pin_N8answer[3]Pin_P8start_flagPin_A3搶答開始指示信號answer_num[0]Pin_B4搶中選手指示answer_num[1]Pin_A4answer_num[2]Pin_B5answer_num[3]Pin_A5四、 實(shí)驗(yàn)報(bào)告 繪出仿真波形，并作說明。實(shí)驗(yàn)中用7個輸入來表示七個人，當(dāng)對應(yīng)輸入為‘1’時，表示此人同意，否則表示此人反對。這樣做的好處不僅僅是便于閱讀、理解、維護(hù)，更重要的是利于綜合器優(yōu)化代碼，利于用戶添加合適的時序約束條件，利于布局布線器