【正文】 DOUT25M=00100011。 DOUT25M=00010101。 DOUT25M=00000111。 BEGIN PROCESS(CLK, EN05M, EN05B) IS BEGIN IF(CLK39。 BCD數02 WHEN 100 =DOUT5=00000001。 THEN dec_m=AIN45M(7 DOWNTO 0)。 END ARCHITECTURE ART。 THEN IF CNT=111 THEN CNT=000。 WHEN 0011= SEG7=01001111。 MR2,MY2,MG2,BR2,BY2,BG2:OUT STD_LOGIC。 COMPONENT XSKZ IS PORT(EN45, EN25, EN05M, EN05B:IN STD_LOGIC。 SIGNAL DEC_M :STD_LOGIC_VECTOR(7 DOWNTO 0)。VHDL程序仿真波形trafficTime 5sTime 25sTime45sXskzJtdkzScan 芯片引腳鎖定文件 五、實驗結果及總結系統(tǒng)仿真情況邏輯綜合結果硬件驗證情況實驗過程出現的問題及解決方法實驗未發(fā)現問題。 SIGNAL DATA_45B: STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT time_25s。LIBRARY IEEE。 END CASE。 signal CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 THEN ELSE dec_m=AIN05(7 DOWNTO 0)。 dec_m, dec_b: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 PROCESS(CNT_3Bit) IS BEGIN CASE CNT_3Bit IS WHEN 000 =DOUT5=00000101。 ENTITY time_5s IS PORT(CLK, EN05M, EN05B: IN STD_LOGIC。 DOUT25M=00001001。 DOUT25M=00010111。 DOUT25M=00100101。039。 ENTITY time_25s IS PORT(SB, SM, CLK, EN25: IN STD_LOGIC。 DOUT45B=00001001。 DOUT45B=00010111。 DOUT45B=00100101。 DOUT45B=00110011。 DOUT45B=01000001。 DOUT45B=01001001。)THEN IF SB=39。 BG=39。 BR=39。 MY=39。 END IF。 ELSE CNT=CNT+1。 ELSIF(SB AND (NOT SM))=39。ENTITY JTDKZ IS PORT(CLK, SM, SB: IN STD_LOGIC。EDA技術實驗報告冊班　　級： 姓　　名：學　　號：指導教師：開課時間: 2013 至 2014 學年第 1 學期實驗名稱交通燈信號控制設計實驗時間2013年12月05日姓 名實驗成績一、實驗目的。 MR, MY, MG, BR, BY, BG: OUT STD_LOGIC)。139。STATE=C。 END PROCESS 。139。039。039。139。 BCD數44, 49 WHEN 000010=DOUT45M=01000011。 BCD數36, 49 WHEN 001010=DOUT45M=00110101。 BCD數28, 49 WHEN 010010=DOUT45M=00100111。 BCD數20, 49 WHEN 011010=DOUT45M=00011001。 BCD數12, 49 WHEN 100010=DOUT45M=00010001。 BCD數4, 49 WHEN 101010=DOUT45M=00000011。 DOUT25M, DOUT25B: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。THEN CNT_5Bit=00000。 BCD數20, 49 WHEN 00110=DOUT25B=00011001。 BCD數12, 49 WHEN 01110=DOUT25B=00010001。 BCD數4, 49 WHEN 10110=DOUT25B=00000011。 DOUT5: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 BCD數05 WHEN 001 =DOUT5=00000100。 END ENTITY XSKZ。 dec_b=AIN05(7 DOWNTO 0)。 begin PROCESS(CLK_scan) IS BEGIN IF CLK_scan39。 CASE TEMP IS WHEN 0000= SEG7=00111111。 USE 。 COMPONENT time_5s IS PORT(CLK, EN05M, EN05B: IN STD_LOGIC。 SIGNAL DATA_25M :STD_LOGIC_VECTOR(7 DOWNTO 0)。15。 SIGNAL DATA_05 :STD_LOGIC_VECTOR(7 DOWNTO 0)。 END COMPONENT time_5s。 MR1,MY1,MG1,BR1,BY1,BG1:BUFFER STD_LOGIC。 WHEN 0010= SEG7=01011011。139。 END PROCESS。139。 BCD數03 WHEN 011 =DOUT5=00000010。 ARCHITECTURE ART OF time_5s IS SIGNAL CNT_3Bit: STD_LOGIC_VECTOR(2 DOWNT