【正文】 們提供了這么好的機(jī)會(huì)，也感激同學(xué)和朋友的幫忙。本題設(shè)計(jì)理念要用加法運(yùn)算電路。5此次實(shí)習(xí)的目的不僅讓大家如何使用Capture的繪圖頁編輯程序同時(shí)也增強(qiáng)大家的動(dòng)手能力和實(shí)踐能力。Multisim ，完成從原理圖設(shè)計(jì)輸入、電路仿真分析到電路功能測(cè)試等工作。 6）繪制總體電路圖。4V,周期T=1ms的方波；要求輸出波形與輸入信號(hào)同相；度upp=2/3uipp。在這期間我不僅懂得了電路及模電的一些基本元件的擺放和使用方法，而且讓我學(xué)到了不斷探索，就能更好的完成實(shí)驗(yàn)任務(wù)。通過本次實(shí)習(xí)，讓我深刻理解了我們實(shí)習(xí)的目的不單純的是通過電腦學(xué)習(xí)我們的理論知識(shí)和做題的方法，我們更多的是學(xué)習(xí)一種在生活之中找到解決問題的方法、途徑和思維方式，實(shí)踐與理論結(jié)合才能真正的學(xué)到真正的知識(shí)啊，這句話是我實(shí)習(xí)的最大收獲。接線即可得到下圖解 ：（1）如下圖為積分運(yùn)算電路，可以將方波信號(hào)轉(zhuǎn)化為三角波信號(hào)。 8）實(shí)際搭接電路，測(cè)試性能。仿真結(jié)果的后續(xù)處理，以及RF分析等內(nèi)容，它可結(jié)合SPICE,VHDL和Verilog等共同進(jìn)行模擬和數(shù)字電路仿真，并提供高階RF設(shè)計(jì)功能，可利用VHDL或Verilog設(shè)計(jì)與仿真FPGA/CPLD組件合成，而且還可以利用齊全的虛擬儀器對(duì)電路進(jìn)行測(cè)試與分析。，并學(xué)會(huì)分析數(shù)據(jù)及圖形。并且能滿足要求輸出波形與輸入信號(hào)同相；度upp=2/3uipp。雖然實(shí)習(xí)時(shí)間比較短，但我很認(rèn)真的對(duì)待這次實(shí)習(xí)，雖然有些東西還沒徹底明白，但