【正文】 號的出現(xiàn)。一個VME讀出插件共有40個鏈（最大數(shù)據(jù)緩沖器，可以并行地接受40數(shù)據(jù)鏈的數(shù)據(jù)輸入。按好事例觸發(fā)率4kHz來計算， Mbytes/秒。 系統(tǒng)測試部分系統(tǒng)測試部分由系統(tǒng)測試信號控制器（系統(tǒng)控制插件內(nèi)）和系統(tǒng)測試信號發(fā)生器（FEC內(nèi)）組成。參考文獻(xiàn)1. ch 10,“Muon Electronics System”，Babar TDR，The Babar Collaboration，19952. Belle corresponding Author,“The Belle detector”, NIM in Physics Research A 479 (2002) 117232附錄一 緩沖器深度的估算1. 緩沖器深度計算公式的推導(dǎo)設(shè)一個緩沖器共有0～k個單元，其輸入數(shù)據(jù)為泊松分布處理時間也為泊松分布其中λ和μ為事件的輸入率與處理率。s，子事例數(shù)據(jù)在PowerPC中拼接所需的時間估計為20181。在輸入數(shù)據(jù)速率為4kHz和服務(wù)速率為1/，在k＝6的條件下，運用上述公式，10－8，也即，在8小時內(nèi)，在觸發(fā)率為4kHz的條件下。甄別閾設(shè)置控制器規(guī)劃了如下命令：DWN 寫控制寄存器，給出110 mV的系統(tǒng)常用的甄別閾電平；DWC 寫控制寄存器，控制輸出電平的大小。事實上，DAQ需要時間來處理中斷，讀取數(shù)據(jù)，以及把5個VME子事例數(shù)據(jù)緩沖器中的數(shù)據(jù)拼接成1個μ子事例數(shù)據(jù)，所以為防止DAQ處理中斷的時間中再次有好事例數(shù)據(jù)存入子事例緩沖器，此處的事例壓縮緩沖器的深度被設(shè)置為14組(bank)。設(shè)BESIII阻性板探測器一個事例最大的數(shù)據(jù)量為100個阻性板探測器被擊中；設(shè)每個被擊中的阻性板探測器有5個感應(yīng)條上有感應(yīng)信號輸出。RPC經(jīng)常會因為束流損失或其它原因而產(chǎn)生大的放電，造成FEC線路或其中的元件損壞，特別是FPGA芯片會由于這種放電而功能失效；同時，F(xiàn)PGA放置在探測器的內(nèi)部，也可能由于輻射的影響，產(chǎn)生某些邏輯功能的失效。RPCsPPCI/OModuleReadOutModuleControlModuleVME CrateJTAGModulePOWER CRATEL1/CLK/Reset/Check… 阻性板探測器讀出電子學(xué)系統(tǒng)整體結(jié)構(gòu)示意圖甄別閾設(shè)置電路的方法與上述測試方法相似。系統(tǒng)控制插件從探測器主觸發(fā)系統(tǒng)接收系統(tǒng)時鐘和觸發(fā)控制信號（L1，Check，Reset），并通過VME擴(kuò)展總線將這些信號傳送到I/O插件驅(qū)動輸出；接受通過VME BUS發(fā)出的前端板閾值設(shè)置命令和TEST控制命令（系統(tǒng)測試控制），并通過VME擴(kuò)展總線送到I/O 插件驅(qū)動輸出；從VME擴(kuò)展總線接收讀出插件送來的FULL信號，驅(qū)動后送主觸發(fā)系統(tǒng)。μ子鑒別器讀出電子學(xué)系統(tǒng)還包括測試子系統(tǒng)。物理事例率也相當(dāng)?shù)?，每次事例也僅有幾十道被擊中[1]。每個muon子事例的數(shù)據(jù)為600bytes，可以在一個VME機(jī)箱中讀出（）。前端板電路安裝在探測器的內(nèi)部。在每個數(shù)據(jù)鏈的數(shù)據(jù)傳送完畢后，40個鏈數(shù)據(jù)緩沖器的數(shù)據(jù)將轉(zhuǎn)存到子事例緩沖器中，同時加入觸發(fā)號和運行號等數(shù)據(jù)頭信息，等待DAQ的讀入。如果按每道平均擊中的概率相同來計算，一個VME讀出插件（2048道）的數(shù)據(jù)量為：( kbyte/event247。 的μ子鑒別器電子學(xué)系統(tǒng)整體結(jié)構(gòu)圖。s，則DAQ處理一個事例所需的時間為50181。此損失可以忽略不計。甄別閾設(shè)置控制器的VME插件與系統(tǒng)測試控制器基本上相同。 3）子事例緩沖器深度，數(shù)據(jù)在子事例緩沖器（SubEvent Buffer）中被存放后，VME讀出插件即向DAQ申請中斷。在這種壓縮方法中，前端讀出板的地址為10位編碼，板上16個通道的地址編碼為4位，2位備用，共用16位地址編碼來表示一個數(shù)據(jù)。關(guān)于第二級緩沖器深度設(shè)置及其對系統(tǒng)死時間影響的估算，請參見“附錄一緩沖器深度的估算”的章節(jié)。JTAG控制插件負(fù)責(zé)從VME BUS接收FEC的FPGA配置命令，并轉(zhuǎn)換為JTAG控制時序，驅(qū)動后送到FEC；FEC采用串行配置方式，每個JTAG控制