【正文】 ocess(clkk,sel,rst) 控制脈沖產(chǎn)生模塊variable index:integer range 0 to 7:=0。end Behavioral。039。begin if rst=39。 if t(15 downto 12)9 then t(15 downto 12):=t(15 downto 12)+1。event and clkk=39。 begin if rst=39。 t:=00。8 when1001=data_led=10010000。architecture Behavioral of bianpin issignal con:integer range 1 to 100:=50。039。 else t:=t+1。 end if。 keyo:out std_logic )。 data_led:out std_logic_vector(7 downto 0) )。step(1)=step2(1) and ss。139。beginprocess(key,clk) 換向延時秒脈沖產(chǎn)生模塊variable t:integer range 0 to 32000000。begin if rising_edge(key) then t:=not t。 end case。 then clkk=39。 elsif clkk39。/**/PWM波形產(chǎn)生模塊library IEEE。 then if t=100 then clkk=not clkk。 else t:=0000000。entity disp is Port (con:in std_logic_vector(6 downto 0)。process(clk) 計數(shù)begin if rising_edge(clk) then if d1(3 downto 0)9 then d1(3 downto 0)=d1(3 downto 0)+1。 t:=t+1。0 when0001=data_led=11111001。use 。clkk=39。 end if。end Behavioral。 shift:out std_logic_vector(3 downto 0)。beginprocess(key,sel2) begin if rising_edge(key) then sel2=not sel2。rsts=39。startstopp=39。rst5=39。139。 end process。sel1=sel2。 elsif t400000 then t:=t+1。process(clock) 系統(tǒng)初始化模塊variable t:integer range 0 to 32000000:=0。selp=39。subs=39。signal startstopp,startstops,q1,q2,q3:std_logic。 伺服電機(jī)控制脈沖 stepout:out std_logic_vector(3 downto 0) )。 end process。d0=key。 then if t=2 then t:=1。end process。 end case。end process。 else t:=t+1。use 。 elsif clkk39。beginprocess(clk) variable t:integer range 1 to 100。 end if。process(clkk,add,sub,rst) 占空比調(diào)節(jié)按鍵處理模塊variable con1:std_logic_vector(6 downto 0)。architecture Behavioral of anjian issignal clkk:std_logic。 when others=y=39。 end if。系統(tǒng)時鐘/換向按鍵 y,yf:out std_logic。039。step2(1)=step1(1) and y1。 sel:out std_logic)。 步進(jìn)電機(jī)四相輸出 shift:out std_logic_vector(3 downto 0)。t1=t1+con。event and clk=39。039。use 。4 when0101=data_led=10010010。 data_ledin=d2(11 downto 8)。 end if。count=t。 if t(7 downto 4)9 then t(7 downto 4):=t(7 downto 4)+1。process(clkk,clk1,rst) variable t:std_logic_vector(15 downto 0):=(others=39。039。 end if。 end if。 正反轉(zhuǎn)切換鍵 clkkk:out std_logic。 end process。beginprocess(key,clk,rst) 產(chǎn)生換向延時秒脈沖variable t:integer range 0 to 32000000。 原因：電路設(shè)計與實(shí)踐數(shù)據(jù)出現(xiàn)偏差,導(dǎo)致流過三極管的電流偏高. 解決辦法：根據(jù)實(shí)測電路數(shù)據(jù),修改電路原件. 經(jīng)反復(fù)調(diào)試,現(xiàn)電路可按照按鍵輸入準(zhǔn)確控制電機(jī)運(yùn)行.:對直流伺服電機(jī)采用PWM脈沖方式控制，其功率損耗小，運(yùn)行效率高，加減速性能好，尤其是在要求低速大轉(zhuǎn)矩下連續(xù)運(yùn)行的場合。 圖7 電機(jī)驅(qū)動電路總電路圖: 總控制模塊用VHDL語言對FPGA編程實(shí)現(xiàn)。本設(shè)計中設(shè)置了100檔調(diào)節(jié)ff，從而實(shí)現(xiàn)了從20轉(zhuǎn)/分到1800轉(zhuǎn)/分每檔約為20轉(zhuǎn)的等步進(jìn)調(diào)速。以下是電動機(jī)的驅(qū)動調(diào)速電路的方案選擇。通過在不同的階段調(diào)用相應(yīng)的脈沖速率，控制電機(jī)的運(yùn)行。在非超載的情況下，電機(jī)的轉(zhuǎn)速、停止的位置只取決于脈沖信號的頻率和脈沖數(shù)，而不受負(fù)載變化的影響，即給電機(jī)加一個脈沖信號，電機(jī)則轉(zhuǎn)過一個步距角。2．電機(jī)控制:步進(jìn)電機(jī)能夠直接將數(shù)字脈沖信號轉(zhuǎn)化成為角位移，不需要A/D 轉(zhuǎn)換，所以被認(rèn)為是理想的數(shù)控執(zhí)行元件。步進(jìn)電機(jī)換向時，一定要在電機(jī)降速停止或降到突跳頻率范圍之內(nèi)再換向，以免產(chǎn)生較大的沖擊而損壞電機(jī)。這個方案的優(yōu)點(diǎn)是電路較為簡單，缺點(diǎn)是繼電器的響應(yīng)時間慢、機(jī)械結(jié)構(gòu)易損壞、壽命較短，可靠性不高。以此類推，其余各相亦是如此。具體程序代碼見附錄程序清單。:器件型號數(shù)量備注FPGA實(shí)驗(yàn)板1主控制器步進(jìn)電機(jī)1伺服電機(jī)1整流橋2w101整流用電阻若干10K(2個),220K(2個),100歐/1W(4個),200歐(2個),470歐(2個)NPN三極管56092NPN三極管90132NPN三極管80504PNP三極管56102發(fā)光二極管2光電耦合器4N252二極管IN41484電源插孔1插針1信號接口電解電容1000uF/50V1瓷片電容33P1小車車架1:步進(jìn)電機(jī)部分/**/換向模塊library IEEE。139。 elsif rising_edge(key) then sel1=not sel1。constant eight_step:step:=(0001, 0011,0010,0110,0100,1100,1000,1001)。begin if rst=39。 /**/測頻模塊library IEEE。signal data_ledin:std_logic_vector(3 downto 0)。039。 else t(15 downto 12):=0000。039。039。 when others=shift=1111。9 when others=data_led=11111111。signal clkk:std_logic:=39。 then if con1=2 then con1:=con11。 end if。 end if。end ponent anjianqd。end ponent cepin。step(0)=step2(0) and ss。 when others=null。begin if key=39。 end if。 end process。039。event and clkk=39。use 。t:=1。 end if。 占空比輸入 clk:in std_logic。 else d1(3 downto 0)=0000。 when 01=shift=1011。1 when0010=data_led=10100100。use 。039。 end process。/**/頂層控制模塊library IEEE。 data_led:out std_logic_vector(7 downto 0) )。 end if。139。139。139。 elsif t500000 then t:=t+1。clk=clock。 else t:=700000。139。end process。139。139。signal key,addp,subp,selp,rstp,adds,subs,sels,sel1,sel2,rsts:std_logic。 七段數(shù)碼管輸出 pwmout:out std_logic_vector(1 downto 0)。 end if。 then d1=d0。139。 end case。 shift=1111。 end if。t:=0。use 。139。039。 end if。end process。占空比計數(shù)結(jié)果輸出end anjian。yf=yin and y2。 end if。entity ztsdpwm is Port (clk,key:in std_logic。=ss=39。step2(2)=step1(2) and y1。 y:out std_logic 。時鐘/加鍵/減鍵/換向鍵/復(fù)位/起止鍵 step:out std_logic_vector(3 downto 0)。139。 elsif clk39。 then if add=39。 Unment the following lines to use the declarations that are provided for in