【正文】 力，最高時(shí)鐘可達(dá)到49M，具備運(yùn)算速度高的優(yōu)勢等等，這為語音的播放、錄放、合成及辨識(shí)提供了條件。我們可以通過對P_SystemClock單元編程完成對系統(tǒng)時(shí)鐘和CPU時(shí)鐘頻率的定義，改變設(shè)置將可提供多種頻率選擇。 圖10　正弦函數(shù)計(jì)算形成波形流程圖 　　三角波、鋸齒波的形成 　　三角波、鋸齒波形成的原理同正弦波形成的原理大致相同，在這里將不做作詳細(xì)介紹，其流程圖如圖11所示。整個(gè)系統(tǒng)其性能指標(biāo)均達(dá)到了要求，還增添了其它特色?；贔PGA的自治型SPWM波形發(fā)生器的設(shè)計(jì) 西安理工大學(xué)文獻(xiàn)［1］～［5］也論述了FPGA或CPLD在PWM脈沖產(chǎn)生時(shí)刻的計(jì)算仍由微處理器來完成，實(shí)際上微處理器的任務(wù)仍然繁重。SPWM脈沖發(fā)生器由微處理器總線接口電路、三角載波產(chǎn)生電路、正弦調(diào)制波產(chǎn)生電路、正弦函數(shù)表和比較控制電路等邏輯功能模塊組成。begin then event and Div_clk=\39。 PC=C_Data(14 downto 8)。if flagA=\39。1\39。輸入調(diào)制頻率為50Hz、三相彼此相位互差120 。 參考文獻(xiàn):[1]許強(qiáng)，等．基于FPGA的三相PWM發(fā)生器[J]．電子技術(shù)應(yīng)用，2001，27（1）：73～74[2]田杰，等．基于FPGA的靜止補(bǔ)償器PWM脈沖發(fā)生器設(shè)計(jì)[J]．電力系統(tǒng)自動(dòng)化，2000，24（23）：47～49[3]Zbigniew Bielewicz，Leszek Debowski．A DSP and FPGA Based Integrated Controller Development Solutions for High Performance Electric Drives．Proceedings of the IEEE International Symposium on Industrial Electronics，Warsaw，Poland，1996，2：679～684[4]ShihLiang Jung，MengYueh Chang．Design and Implementation of a FPGABased Control IC for ACVoltage Regulation．IEEE Transactions on Power Electronics，1999，14（3）：522～532[5]戴本祁．三相整流器移相觸發(fā)電路的EDA設(shè)計(jì)[J]．電力電子技術(shù)，2000，34（3）：53～54[6]侯波亨,等. VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)[M]. 西安電子科技大學(xué)出版社. 1999 要產(chǎn)生正弦波的簡單手段是造一張正弦數(shù)字量表。三角波下降沿DJNZ AL,W2LOOP1DJNZ DX,W2LOOP。三角波上升沿INCB ALJNC W2LOOPLDB AL,0FEH 。 then end process。elsif BB=\39。event and clk=\39。1\39。variable m :integer range 511 downto 0如圖3所示，A相首先從正弦函數(shù)表的地址0 開始累加讀起，當(dāng)讀到地址90 處，再從地址90 處累減讀到地址0 處，這樣在A相可逆計(jì)數(shù)器的控制下，就可以得到周期為的單向半波正弦信號；C相首先從正弦函數(shù)表的地址60 開始遞減讀起，當(dāng)讀到地址0 處，再從地址0 處遞增讀到地址90 處，然后從地址90 處遞減讀到地址0 處，這樣在C相可逆計(jì)數(shù)器的控制下，就可以得到周期為、初相位滯后A相60 的單向半波正弦信號；同理，B相從正弦函數(shù)表的地址60 開始累加讀起，在B相可逆計(jì)數(shù)器的控制下，就可以得到周期為 、初相位滯后C相60 的單向半波正弦信號。本設(shè)計(jì)采用雙極性調(diào)制方式，而三角載波的取值范圍為0～255，其中位線值為127，故實(shí)際產(chǎn)生的正弦調(diào)制波幅值按照下列公式進(jìn)行調(diào)整，其中Adjust為調(diào)整后的正弦調(diào)制波數(shù)據(jù)。在本設(shè)計(jì)中，一個(gè)正弦波周期內(nèi)共采樣2048個(gè)點(diǎn)， ，而實(shí)際在ROM表中只需存512個(gè)采樣點(diǎn)，這樣大大減少了芯片硬件資源的消耗。利用可逆計(jì)數(shù)器對系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)。邏輯設(shè)計(jì)正弦調(diào)制波的產(chǎn)生采用查表法，但僅將1/4周期的正弦波數(shù)據(jù)存入FPGA內(nèi)部硬件所構(gòu)造的ROM中，減少了系統(tǒng)的硬件開銷，仿真結(jié)果證明了本設(shè)計(jì)的正確性。作者：bagheera 圖14　顯示子程序流程圖 　圖15　語音播報(bào)流程圖 其它 　　在按鍵控制的第6到第12個(gè)按鍵，都是用來改變和編輯波形參數(shù)的，這就為整個(gè)系統(tǒng)能輸出各種波形提供了可能性，以及增加了它的實(shí)用性。為了實(shí)現(xiàn)頻率的調(diào)整，我在一個(gè)正弦波周期里建了兩百個(gè)點(diǎn)，如果我們隔一個(gè)取點(diǎn)的話，且在CPU時(shí)鐘頻率不改變的情形下，正弦波頻率將相對于前面的頻率提高將近一倍。波形的具體產(chǎn)生是通過兩路DAC來產(chǎn)生，之所以采用這種方式，是因?yàn)榱桕朣PCE061A在這方面的設(shè)計(jì)為我們提供了極大的方便，在DAC的編程方面又提供了及其便利的編程環(huán)境。用IOB8—IOB13口作為位選控制， IOA8—IOA14口傳輸要顯示的數(shù)據(jù)，數(shù)據(jù)線和位選線直接接凌陽SPCE061A單片機(jī)的I/O口即可，因?yàn)镮/O口輸出電流很小不會(huì)對LED造成損壞，它的電壓值卻足以驅(qū)動(dòng)LED，這不像別的單片機(jī)還要外接驅(qū)動(dòng)電路和電阻，采用凌陽SPCE061A單片機(jī)大大減化了設(shè)計(jì)過程和硬件電路。其中1/RC為特征頻率，而 1/(3 Avf)為等效品質(zhì)因數(shù)。在本電路中，用于粗調(diào)的控制電壓（電流）由一個(gè)12位的DAC產(chǎn)生，使輸出頻率近似等于N倍基準(zhǔn)頻率。SPCE061A單片機(jī)功能強(qiáng)大,其片內(nèi)含有八路十位A/D轉(zhuǎn)換器和兩路D/A轉(zhuǎn)換器，該波形發(fā)生器運(yùn)用單片機(jī)技術(shù)，通過巧妙的軟件設(shè)計(jì)和簡易的硬件電路，產(chǎn)生數(shù)字式的正弦波、方波、斜波等幅值可調(diào)的信號。　　方案二：　　本設(shè)計(jì)方案采用功能很強(qiáng)的大規(guī)模數(shù)字頻率合成器MC145151和多波形寬頻率范圍信號發(fā)生器MAX038 等新器件產(chǎn)生波形和頻率，控制與管理電路部分使用SPCE061A單片機(jī)以及鍵盤顯示電路。圖2　濾波電路 　　傳遞函數(shù)由圖電路可知，運(yùn)放同相端輸入電壓為： (1) 而Vp(s)與Va(s)的關(guān)系為： Vp(s)= Va(s)/（1+sRC）用數(shù)字代表各種波形，顯示波形的粗調(diào)頻率。圖9　正弦波形查表形成流程圖 程需要時(shí)間。具體設(shè)計(jì)方案是采用不停的輸出和停止輸出某一幅度的值，在一個(gè)序列周期我們總共提供八位可變數(shù)值，因?yàn)樵跀?shù)據(jù)傳輸過程中一般是八位為一幀進(jìn)行傳輸。通常狀況下，微處理器通過定時(shí)中斷服務(wù)程序產(chǎn)生SPWM脈沖，在每個(gè)載波周期必須進(jìn)行中斷處理，對處理速度要求較高，從而