【正文】 于控制外部可屏蔽中斷是否可以被處理器響應(yīng)： 設(shè)置 IF＝ 1，則允許中斷； 設(shè)置 IF＝ 0，則禁止中斷。 （ 2）偏移地址：描述要尋址的內(nèi)存單元距本段段首的偏移量。 端口地址空間獨(dú)立 ， 控制電路和地址譯碼電路較簡(jiǎn)單 ， 輸入 /輸出指令類別少 ，一般只進(jìn)行傳送操作 。數(shù)據(jù)允許信號(hào) DEN在 T2狀態(tài)有效。兩個(gè)負(fù)脈沖，第一個(gè)通知外設(shè)，中斷已相應(yīng)，第二個(gè)外設(shè)把中斷類型碼放到數(shù)據(jù)中線上； ? （ 2） 25腳地址鎖存信號(hào) ALE（輸出，高電平有效）， T1期間鎖存地址； ? （ 3） 26腳，數(shù)據(jù)允許信號(hào) DEN(輸出，三 )，總線周期的后半段時(shí)間內(nèi)有效，表示 CPU準(zhǔn)備好接收或發(fā)數(shù)據(jù) ? （ 4） 27腳，數(shù)據(jù)發(fā)送 /接收控制信號(hào) DT/R(輸出，三)，只是數(shù)據(jù)傳輸方向 最小工作模式 8086直接產(chǎn)生 以下信號(hào) ? （ 5） 28腳，存儲(chǔ)器 /輸入輸出信號(hào) M/IO(輸出，三 )，信號(hào)直接接到存儲(chǔ)器或 I/O芯片的片選端； ? （ 6） 29腳，控制信號(hào) WR(輸出，三 )，表示 CPU正在對(duì)存儲(chǔ)器或 I/O進(jìn)行寫操作，只在寫周期的 T2, T3,和 Tw有效； ? （ 7） 30腳，總線保持請(qǐng)求信號(hào) HOLD(輸入，高電平有效 )，其他總線主控設(shè)備請(qǐng)求并占用總線期間保持高電平， CPU在此期間讓出總線使用權(quán)； ? （ 8） 31腳，總線保持響應(yīng)信號(hào) HLDA(輸出 )， CPU讓出總線，收到 HLDA信號(hào)的設(shè)備獲得總線控制權(quán)， CPU使地址 /數(shù)據(jù)總線和所有具有三態(tài)的控制線都處于高阻隔離狀態(tài)， CPU處于保持響應(yīng)狀態(tài)。 80486在 80386原有 6個(gè)部件基礎(chǔ)上又新增高性能浮點(diǎn)運(yùn)算部件（ FPU）和高速緩沖存儲(chǔ)器（ Cache）兩個(gè)部件。 （ 7）雙重分離式高速緩存。 典型微處理器 87 第 2章 7. Pentium 4 微處理器 2021年 3月， Intel公司推出新一代高性能 32位 Pentium 4微處理器，采用 NetBurst新式處理器結(jié)構(gòu)，可更好地處理互聯(lián)網(wǎng)用戶的需求，在數(shù)據(jù)加密、視頻壓縮和對(duì)等網(wǎng)絡(luò)等方面的性能都有較大幅度的提高。 Pentium MMX可全面提高計(jì)算機(jī)的綜合性能，主要包括整數(shù)運(yùn)算、浮點(diǎn)運(yùn)算及多媒體應(yīng)用 3個(gè)方面。 （ 3）數(shù)據(jù)總線帶寬增加。 （ 7）時(shí)鐘頻率 MHz、 16 MHz、 20 MHz、 25 MHz和 33 MHz等。 T4狀態(tài) ： CPU認(rèn)為數(shù)據(jù)已寫入存儲(chǔ)器，結(jié)束一個(gè)總線周期。 第 2章 典型微處理器 CLK 地址 /數(shù)據(jù)總線 總線周期 總線周期 T1 T2 T3 T4 T4 T3 T2 T1 地址 緩沖 數(shù)據(jù) 地址 緩沖 數(shù)據(jù) 圖 212 典型的 8086總線周期時(shí)序圖 當(dāng)存儲(chǔ)器或外部設(shè)備沒(méi)有完成操作（ Ready信號(hào)無(wú)效）， T3之后自動(dòng)插入 Tw等待狀態(tài)，直到 Ready信號(hào)有效。 57 232 I/O端口組織 1. 統(tǒng)一編址 ： I/O端口地址置于 1MB存儲(chǔ)器空間中 ， 看作存儲(chǔ)器單元 ， 每個(gè)端口占用一個(gè)存儲(chǔ)單元的地址 。 由于CPU內(nèi)所有寄存器都只有 16位 ， 只能尋址 64KB（ 216字節(jié) ） 。 ? 應(yīng)該利用哪個(gè)標(biāo)志，則由程序員來(lái)決定。 總線接口部件（ BIU） 6字節(jié)指令隊(duì)列緩沖器 8086的指令隊(duì)列為 6個(gè)字節(jié)，在執(zhí)行指令的同時(shí)，可從內(nèi)存中取出后續(xù)的指令代碼，放在指令隊(duì)列中，可以提高CPU的工作效率。 第 2章 典型微處理器 6 221 Intel 8086微處理器內(nèi)部組成結(jié)構(gòu) 8086微處理器從功能上可以劃分為兩個(gè)邏輯單元： ?執(zhí)行部件 EU（ Execution Unit） ?總線接口部件 BIU（ Bus Interface Unit） 典型微處理器 第 2章 執(zhí)行部件（ EU） ●功能：負(fù)責(zé)進(jìn)行所有指令的解釋和執(zhí)行，同時(shí)管理下述有關(guān)的寄存器。 ②每當(dāng) EU準(zhǔn)備執(zhí)行一條指令時(shí)，它會(huì)從 BIU部件的指令隊(duì)列前部取出指令的代碼，然后用幾個(gè)時(shí)鐘周期去執(zhí)行指令。 ?CLI指令復(fù)位中斷標(biāo)志： IF＝ 0 ?STI指令置位中斷標(biāo)志： IF＝ 1 陷阱標(biāo)志 TF（ Trap Flag） ? 用于控制處理器進(jìn)入單步操作方式： 設(shè)置 TF＝ 0，處理器正常工作； 設(shè)置 TF＝ 1，處理器單步執(zhí)行指令 。 （ 3） 邏輯地址 ：由段地址和偏移地址兩部分組成。 第 2章 典型微處理器 58 24 8086總線周期和工作方式 8086CPU操作在時(shí)鐘 CLK統(tǒng)一控制下進(jìn)行 ， 以便使取指令和傳送數(shù)據(jù)能夠協(xié)調(diào)地工作 。 T3狀態(tài) ： AD0~AD15數(shù)據(jù)。 243 8086的最小 /最大工作方式 （ MN/ =0） ：當(dāng)把 8086的 33引腳接地時(shí) ，系統(tǒng)處于最大工作模式 。 典型微處理器 76 第 2章 典型微處理器 1． 80486的主要特性 （ 1）在 CISC技術(shù)基礎(chǔ)上，首次采用 RISC技術(shù)，有效地減少指令時(shí)鐘周期個(gè)數(shù)。 典型微處理器 81 第 2章 （ 8）增強(qiáng)了錯(cuò)誤檢測(cè)與報(bào)告功能。 典型微處理器 88 第 2章 Pentium微處理器采用的新技術(shù) 1．流水線及超流水線技術(shù) 2．指令預(yù)取技術(shù) 3．超標(biāo)量技術(shù) 4．動(dòng)態(tài)分支轉(zhuǎn)移預(yù)測(cè)技術(shù) 5．多處理器計(jì)算機(jī) 典型微處理器 89 本章小結(jié) ?8086微處理器從結(jié)構(gòu)上劃分為執(zhí)行部件和總線接口部件，充分利用總線，提高了 CPU工作效率。 Pentium MMX稱為多能奔騰微處理器，是一種充分改善多信息應(yīng)用程序性能的微處理器。 （ 2）時(shí)鐘頻率高。 （ 6）配用 8028 80387數(shù)值協(xié)處理器可支持高速數(shù)值處理。 TW狀態(tài) ：若存儲(chǔ)器式外設(shè)的工作速度較慢，不能滿足基本 時(shí)序要求，使用一個(gè)產(chǎn)生 READY的電路，以使 在 T3狀態(tài)之 后，插入一個(gè)等待周期 TW。 1．空閑狀態(tài) TI(idle state)：既不傳遞數(shù)據(jù)，也不取指令； 2．等待狀態(tài) TW（ wait state）：等待 CPU外部的 設(shè)備 就緒，由 存儲(chǔ)器或者外設(shè)通過(guò) READY信號(hào)告訴 CPU必須等待 。 同一個(gè) I/O電路可以擁有多個(gè)端口地址 。 首先查 ASCII表， 表 15 G—47H o—6FH d—64H s—73H !21H 01250H 存儲(chǔ)器 47H 6FH 6FH 64H 73H 21H 01255H 49 2. 存儲(chǔ)器分段 8086系統(tǒng)采用 20位地址線尋址 1M字節(jié)存儲(chǔ)空間 。 請(qǐng)看例子 溢出和進(jìn)位的對(duì)比 例 1： 3AH + 7CH＝ 0B6H 無(wú)符號(hào)數(shù)運(yùn)算： 58＋ 124＝ 182 范圍內(nèi)，無(wú)進(jìn)位， CF=0 有符號(hào)數(shù)運(yùn)算： 58＋ 124＝ 182 范圍外，有溢出， OF=1 例 2： 0AAH +