【正文】 e=39。t2=t2+1。 定義輸入端口 ADDA，共有三位 ALE ,EOC : in std_logic 。 end if。V7=0。 V0=division(buf0)。 if V2=0 then REGL(2)=39。039。 then REGL=00000000。 process(ADDA,ALE,add) begin if ALE=39。遇到最大的困難還是沒有具體實(shí)物，那個(gè) ADC0809 八位集成 A/D 轉(zhuǎn)換器的各個(gè)引腳還可以知道，對于那個(gè) FPGA，沒有一個(gè)具體概念，在編寫程序，定義端口的問題上，糾結(jié)了很久。國慶節(jié) 間，開始動手編寫程序。139。139。 else REGL(4)=39。039。 V2=division(buf2)。V3=0。 variable data_out :integer range 0 to 1:=0。 打開 IEEE 庫 use 。 process(clk) begin if (clk39。eoc=39。eoc=39。eoc=39。eoc=39。 clk:in std_logic。) then if q11111 then q=q+1。 use 。 when 34=temp=10011010。 when 18=temp=00100111。19 when 2=temp=00100111。 四 ， 程序說明及仿真結(jié)果： Sig： （因?yàn)樵诜抡娴臅r(shí)候，不加入模擬信號，沒法仿真，就設(shè)置了一個(gè)信號，在仿真時(shí)替換測溫電路輸入的模擬信號，實(shí)際中用測溫電路傳回的信號替代）， 在 128MHz 下，輸出模擬的四十組 0 到 255 之間的類正弦模擬信號 。傳感器傳來的溫度變化的電流信號經(jīng)過 10k 電阻變?yōu)殡妷盒盘枺?jīng)過運(yùn)算放大器后 （ V=+T/100） 結(jié)合電位器 （ V=） 的調(diào)節(jié) 后參與減法器的運(yùn)算，最終使得 V0 的數(shù)值和實(shí)際溫度的數(shù)值大小相等 。139。 when 15=temp=01011001。129 when 31=temp=10000011。 Fow Smmay: Conta 模塊： library ieee。 process(clk_in) begin if (clk_in39。 use 。139。039。039。039。139。 end process。 signal V0,V1,V2,V3,V4,V5,V6,V7 : integer range 0 to 1:=0。 then V0=0。 buf3=(buf4V4*128)*2。139。 end if。 if V7=0 then REGL(7)=39。 END PROCESS。實(shí)際電路中， sig 信號將被實(shí)際的 AD590 測溫電路所替代，整個(gè)系統(tǒng)將根據(jù)傳回的實(shí)際變化的溫度信號進(jìn)行相應(yīng)的處理。對 quartus||這個(gè)軟件相當(dāng)?shù)哪吧?，很多功能模塊都不清楚， 再加之對編寫程序的不 擅長， 整個(gè)軟件寫的異常困難。 else add=add。 THEN ADC_DISPLY=REGL。 end if。139。)THEN next_state=st3。 buf6=(Dout_intV7*128)*2。 BEGIN PROCESS(start,REGL,current_state,EOC,en,lock,Din,Dout_int,V0,V1,V2,V3,V4,V5,V6,V7,buf0,buf1,buf2,buf3,buf4,buf5,buf6,buf7) BEGIN CASE current_state IS when st0= next_state=st1。 定義輸入端口 LOCK,start Din : in std_logic_vector(7 downto 0))。 elsif t1=01111111 then clk_out=39。data_out=d(7)。data_out=d(5)。data_out=d(3)。data_out=d(1)。 architecture behav of CONVERTER is type work_states is (st0,st1,st2,st3,st4,st5,st6,st