【正文】 。 end endmodule 串入并出移位寄存器參考設(shè)計 并入串出 shift register ? 并入串出移位寄存器可以將一組二進制數(shù)并行送入一組寄存器，然后把這些數(shù)據(jù)串行從寄存器內(nèi)輸出。 tmp2=tmp1。 always(posedge cp) begin if(pset==1’b0) q=1’b1。 input d,cp,reset,set。 output q。 output q。 else q= d。 input din,clk。 output [3:0] q。 end endmodule 串入并出 shift register參考設(shè)計 計數(shù)器設(shè)計 ? 計數(shù)器是一種典型的時序器件，常用于對時鐘脈沖的個數(shù)進行計數(shù)，還用于定時，分頻，產(chǎn)生同步脈沖。 always(t ) begin case(t) 3’h0:next_t=3’h1。 實驗時 ， 可以通過修改十進制計數(shù)器的設(shè)計得到六進制 、 100進制計數(shù)器 。即在位選碼分別為 00、 0 11的時候在 abcdefg上放置 7，用一個 case語句，掃描第一個數(shù)碼管時放第一個數(shù)，依次類推。 設(shè)計思路： scan0的時候，在 abcdefg線上賦值“ 9” scan1的時候，在 abcdefg線上賦值“ 5” scan2的時候，在 abcdefg線上賦值“ 2” scan3的時候，在 abcdefg線上賦值“ 7” 用 4位 led數(shù)碼管顯示“ 9527” 電路框圖： 數(shù)碼管譯碼電路 系統(tǒng)時鐘分頻電路 2位計數(shù)器產(chǎn)生 2位位選碼 24線譯碼器 產(chǎn)生位掃描信號 傳送 4位BCD碼 clk_sys clk_scan scan_sel [1..0] num_bcd [3..0] seg[7..0] scan[3..0] led[0] led[1] led[2] led[3] 用 4位 led數(shù)碼管顯示“ 9527” （ 1）輸入輸出端口定義：一共有幾組輸入輸出端口？ （ 2）設(shè)計掃描信號：首先要降低掃描速度，生成一個大約為 頻電路，由系統(tǒng)時鐘分頻，系統(tǒng)時鐘定義為 sysclk，分頻后的時鐘定義為 div_scan。 二 、 說明 計數(shù)器是數(shù)字電路系統(tǒng)中最基本的功能模塊之一 。 input clk。 always(posedge clk ) begin if(load==1’b1) tmp=din。 end endmodule 串入串出移位寄存器參考設(shè)計 串入并出 shift register 4 位串行輸入并行輸出移位寄存器的邏輯電路如圖所示。 else if(en==1’b1) q= data。 input d,cp,reset。 always(posedge cp or negedge reset) begin if(reset==1’b0) q=1’b0。 input d,cp,reset。 else if(set==1’b0)q=1’b1。 output q。 tmp6=tmp5。 output q。 always(posedge clk ) begin if(t==7) t=0。 endcase end always(posedge clk )