【正文】 ri tri_inst(.out(sout),.in(sin),.enable(ena))。 output [2:0] sum。 else out = b。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 42 Verilog HDL行為描述語言具有以下功能 ： ? 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 37 具體模塊的設(shè)計(jì)編譯和仿真的過程 Verilog HDL 的設(shè)計(jì)流程簡介 從左圖可以看出，模塊設(shè)計(jì)流程主要由兩大主要功能部分組成： 1)設(shè)計(jì)開發(fā)： 即從編寫設(shè)計(jì)文件－ 綜合到布局布線－ 投片生成這樣一系列步驟。 采用 Verilog輸入法 最大的優(yōu)點(diǎn) 是其 與工藝無關(guān) 性 。 IEEE 17061985標(biāo)準(zhǔn)。我們可以用許多不同的方案來實(shí)現(xiàn)實(shí)時(shí)完成算法的復(fù)雜數(shù)字系統(tǒng)電路。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 9 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 ? 這里所說的計(jì)算是從英語 Computing翻譯過來的，他的含義要比單純的數(shù)學(xué)計(jì)算廣泛得多。學(xué)習(xí)和掌握硬件描述語言（ HDL）是使用電子電路設(shè)計(jì)自動(dòng)化工具的基礎(chǔ)。我們知道，同一個(gè)算法可以用不同結(jié)構(gòu)的數(shù)字邏輯電路來實(shí)現(xiàn)，這從運(yùn)算的結(jié)果來說可能是完全一致的，但其運(yùn)算速度和性能價(jià)格比可以有很大的差別。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 21 什么是硬件描述語言 ? 具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M(jìn)行描述的一種高級(jí)編程語言 ? 這種特殊結(jié)構(gòu)能夠： – 描述電路的連接 – 描述電路的功能 – 在不同抽象級(jí)上描述電路 – 描述電路的時(shí)序 – 表達(dá)具有并行性 ? HDL主要有兩種： Verilog和 VHDL – Verilog起源于 C語言，因此非常類似于 C語言，容易掌握 – VHDL格式嚴(yán)謹(jǐn) – VHDL出現(xiàn)較晚，但標(biāo)準(zhǔn)化早。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 32 采用 Verilog輸入法，可以很容易地把完成的設(shè)計(jì) 移植到不同廠家的不同芯片中去，并在不同規(guī)模應(yīng)用 時(shí)可以較容易地作修改。 EDA工具提供了有效的手段來管理錯(cuò)綜復(fù)雜的層次，即可以很方便地查看某一層次某模塊的源代碼或電路圖以改正仿真時(shí)發(fā)現(xiàn)的錯(cuò)誤。 ? 開關(guān)級(jí) (switchlevel):描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 always (sl or a or b) if (! sl) out = a。 output count。 input sin,ena。 （ 5）除了 endmodule語句外 ,每個(gè)語句和數(shù)據(jù)定義的最后必須有分號(hào)。 assign x = ( b amp。 ~a1 amp。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 64 數(shù)據(jù)類型及其常量及變量 ? 負(fù)數(shù)。 module mod1( out, in1, in2)。 reg類型數(shù)據(jù)的默認(rèn)初始值為不定值 x。 endmodule 模塊 DUT的邊界 輸入口 輸出口 輸出 /入口 /register /register inout 舉例說明數(shù)據(jù)類型的選擇 2021/11/11 70 ? 輸入口（ input）可以由寄存器或網(wǎng)絡(luò)連接驅(qū)動(dòng)，但它本身只能驅(qū)動(dòng)網(wǎng)絡(luò)連接。 in1 in2 O A B Y 雙向端口輸入 /輸出只能是 類型 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 72 選擇數(shù)據(jù)類型時(shí)常犯的錯(cuò)誤舉例 修改前： module example(o1, o2, a, b, c, d)。 Error! Illegal lefthandside assignment [VerilogILHSA] , 12: o1 = 0。 // ?: 是一個(gè)三目條件運(yùn)算符 , s,t,u是操作數(shù)。 // num = 0100 60 num = int。 initial begin rega = 439。 a = 439。 reg [3: 0] rega, regb, regc。 join endmodule 2021/11/11 82 關(guān)系運(yùn)算符 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 大于 小于 = 大于等于 = 小于等于 module relationals ()。 邏輯等 case等 = = 0 1 x z 0 1 0 0 0 1 0 1 0 0 x 0 0 1 0 z 0 0 0 1 a = 239。 ?!=的結(jié)果與 = =相反 值確定是指所有的位為 0或 1。 join endmodule 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 85 等式運(yùn)算符 === 相同 (case等 ) ! == 不相同 (case不等 ) ? 其結(jié)果是 1?b 1?b0或 1?bx。 end initial fork 10 val = rega === regb 。 // val = 0 20 val = rega != regc。 注意邏輯等與 case等的差別 2?b1x==2?b0x 值為 0，因?yàn)椴幌嗟? 2?b1x==2?b1x 值為 x，因?yàn)榭赡懿幌嗟?，也可能相? 2?b1x===2?b0x 值為 0，因?yàn)椴幌嗤? 2?b1x==2?b1x 值為 1，因?yàn)橄嗤? 2021/11/11 84 等式運(yùn)算符 == 邏輯等 ! = 邏輯不等 ? 其結(jié)果是 1?b 1?b0或 1?bx。 // val = 1 40 val = regb regc 。amp。例如，若操作數(shù)為全 0，則其邏輯值為 0，邏輯反操作值為 1。 regc。如50時(shí)的 or計(jì)算。 // ans = 15 20 ans = (int + 5)/ 2。 // ~是一個(gè)單目取反運(yùn)算符 , clock是操作數(shù)。 and u1(o2, c, d)。 input A, B。 … . end endmodule module DUT(Y, A, B_)。其格式 如下： wire [n1:0] 數(shù)據(jù)名 1,數(shù)據(jù)名 2,…… 數(shù)據(jù)名 i。 ? 可一次定義多個(gè)參數(shù)，用逗號(hào)隔開。 ?在數(shù)字電路中 ,x代表不定值 ,z代表高阻值。 用實(shí)例元件（結(jié)構(gòu)化描述）： and2 and_inst ( q, a, b)。 I/O說明 ： input a, b, c 。每個(gè)模塊實(shí)現(xiàn)特定的功能。 ? input in ,enable。描述中含有傳輸延時(shí)。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 44 Verilog 模塊的基本概念 下面先介紹幾個(gè)簡單的 Verilog HDL 程序，從中了解Verilog模塊的特性 【 例 】 module muxtwo (out, a, b, sl)。 ? 算法級(jí) (algorithm):用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 系 統(tǒng) 級(jí) 設(shè) 計(jì)模 塊 A 模 塊 B 模 塊 C模 塊 A 1 模 塊 A 2 模 塊 A 3 模 塊 B 1 模 塊 B 2 模 塊 C 1 模 塊 C 2西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 自頂向下 (TopDown)設(shè)計(jì)的基本概念 圖 TopDown 設(shè)計(jì)思想 2021/11/11 36 Verilog HDL 的設(shè)計(jì)流程簡介 層次管理的基本概念 復(fù)雜數(shù)字邏輯電路和系統(tǒng)的層次化、結(jié)構(gòu)化設(shè)計(jì)隱含著硬件設(shè)計(jì)方案的逐次分解。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 25 Verilog HDL 的歷史 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 26 ? VHDL 比 VerilogHDL早幾年成為 I EEE標(biāo)準(zhǔn)； 語法 /結(jié)構(gòu)比較嚴(yán)格，因而編寫出的 模塊風(fēng)格 比較清晰； 比較適合由較多的設(shè)計(jì)人員合作完成 的特大型項(xiàng)目（一百萬門以上）。為我國新世紀(jì) 的深亞微米千萬門級(jí)的復(fù)雜系統(tǒng)的設(shè)計(jì)培養(yǎng)一批技術(shù) 骨干。 ? 如果需要設(shè)計(jì)和制造能進(jìn)行快速計(jì)算的硬線邏輯專用電路，必須學(xué)習(xí)數(shù)字電路的基本知識(shí)和硬件描述語言。借助于這種方法，在電路設(shè)計(jì)自動(dòng)化仿真和綜合工具的幫助下，只要對(duì)并行計(jì)算微體系結(jié)構(gòu)有一定程度的了解，對(duì)有關(guān)算法有深入的研究，我們完全有能力設(shè)計(jì)并制造出具有自己知識(shí)產(chǎn)權(quán)的 DSP類和任何復(fù)雜的數(shù)字邏輯集成電路芯片，為我國的電子工業(yè)和國防現(xiàn)代化作出應(yīng)有的貢獻(xiàn) 1. 為什么要設(shè)計(jì)專用的復(fù)雜數(shù)字系統(tǒng) 2021/11/11 8 2. 數(shù)字信號(hào)處理 數(shù)字信號(hào)處理系統(tǒng)往往要進(jìn)行一些復(fù)雜的數(shù)字運(yùn)算和數(shù)據(jù)處理，并且又有實(shí)時(shí)響應(yīng)的要求，他們通常是由高速專用數(shù)字邏輯系統(tǒng)或?qū)Ｓ脭?shù)字信號(hào)處理器所構(gòu)成，電路是相當(dāng)復(fù)雜的。 ? 一個(gè)復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)往往是從算法到由硬線連接的門級(jí)邏輯結(jié)構(gòu)，再映射到硅片的逐步實(shí)現(xiàn)的過程。 ? 用高密度的 FPGA來構(gòu)成完成算法所需的電路系統(tǒng)也是一種較好的辦法。它是目前應(yīng)用最廣泛 的一種硬件描述語言。我們把功能經(jīng)過驗(yàn)證的、 可綜合的、實(shí)現(xiàn)后電路結(jié)構(gòu)總門數(shù)在 5000門以上的 Verilog HDL模型稱之為 “軟核” (Softcore)，而把由軟核構(gòu)成的器件成 為 虛擬器件 。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 39 小結(jié) ? 掌握 HDL設(shè)計(jì)方法應(yīng)從學(xué)習(xí) Verilog HDL設(shè)計(jì)方法開始。 ? 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù) (task)程序結(jié)構(gòu)。 input a, b, sl。 output equal。 assign out=enable?in:?bz。 module block1(a, b, c, d)。 ? I/O說明的格式 輸入口： input[信號(hào)位寬－ 1： 0] 端口名 1； input[信號(hào)位寬－ 1： 0] 端口名2； … input[信號(hào)位寬－ 1： 0] 端口名i； //(共有 i個(gè)輸入口 ) 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 58 模塊的結(jié)構(gòu) 輸出口 output[信號(hào)位寬－ 1： 0] 端口名 1； output[信號(hào)位寬－ 1： 0] 端口名 2； … output[信號(hào)位寬－ 1： 0] 端口名 j； //(共有 j個(gè)輸出口 ) 輸入 /輸出口： i