【正文】 樣對于上述的 4個塊的全相聯 Cache，假定訪問的地遷塊號字列為： 2， 11， 9， 7， 6， 2， 11， 9，在先進先出替換方式下，隊列中的變化情況如下： 2 2 2 2 6 6 6 6 — 11 11 11 11 2 2 2 — — 9 9 9 9 11 11 — — — 7 7 7 7 9 1 2 3 4 5 6 7 8 2 11 9 7 6 2 11 9 訪問順序 : 地址塊號 : 操作狀態(tài)： 調進 調進 調進 調進 替換 替換 替換 替換 9 LUR算法的實現過程（ 1） 計數器法： 每個塊一個計數器，定時時間間隔計數一次，塊數據被訪問時計數器清零。 15 替換策略及更新主存策略 (4) 寫回法中，處理器寫操作的速度就是寫 Cache的速度，處理器多次寫等于多次寫 Cache，只有發(fā)生塊替換時才寫主存，因此，總的寫主存次數較少。 19 其他應用 Cache的場合 磁盤 Cache： 就是磁盤和主存之間的 Cache，可以放在磁盤上，也可以放在計算機系統(tǒng)內部。因此，改進方法就是采用相對計數值。而輸入輸出設備和 Cache與主存的數據交換都要求主存有較大的帶寬。 一個模 m的多體交叉存儲器在不發(fā)生分體沖突時的帶寬是單體帶寬的 m倍。對于這類算法，一般的低位交叉訪問存儲器就顯得不能適應了。當然，也可以針對不同的數組采取各種變通的措施，例如，采用不同的錯位存儲方案等。它和多體交叉存儲器類似，采用模 m交叉編址，并行讀出多個字。 0號體 1號體 2號體 3號體 4號體 體內地址 0 a00 a01 a02 a03 1 a13 a10 a11 a12 2 a21 a22 a23 a20 3 a30 a31 a32 a33 44 二維數組（向量）的無沖突訪問存儲器 很明顯，按照 圖 所示的存儲方案， 4 4二維數組在按行、列、對角線和反對角線訪問時均沒有沖突。但是，若按列訪問，由于 4個元素都放在同一個存儲體內，只能分 4個存儲周期順序讀取它們。一個存儲周期可以讀出 4個操作數，若一個存儲周期需要讀出更多的操作數，只要增加存儲體的個數就可以了。當訪問兩個相鄰或相近的存儲單時，由于這兩個存儲單元在同一個體中，因此不能并行操作。而存取時間約為靜態(tài)存儲器芯片的 8倍左右。 當 Cache的大小確定時，組的大小或塊的大小將影響不命中率，由于塊的內部是全相聯的，因此塊越大則命中率越高。如果 CPU寫入 Cache的數據，而主存存的確是原來的數據， I/O部件讀主存得到的數據就是錯誤的。 13 一般的更新策略有兩種： 更新策略 思想 優(yōu)點 缺點 寫回法 是指在 CPU執(zhí)行寫操作時，信息只寫入 Cache中，僅當需要替換時，才將改寫過的 Cache塊先送回主存 (寫回 )，然后再調塊（設置dirty位） 有利于省去許多將中間結果寫入主存的無謂開銷。 先進先出FIFO 選擇最早裝入上層的頁作為被替換的頁 實現方便，利用了主存歷史的信息 不能正確反映程序局部性原理，命中率不高，可能出現一種異?，F象。而其他兩種映象就存在替換策略的問題，就是要選擇替換到哪一個 Cache塊。 11 寄存器棧法示意圖 11， 6 訪問時： 2 11 9 7 11 11 2 9 7 找到 2 11 9 7 6 6 2 11 9 沒找到 12 Cache的更新策略 對 Cache的寫操作，情況比讀操作要復雜一些。 全寫法的 Cache可以采用寫緩存，寫操作先寫入一個高速緩存，此時， Cache可以繼續(xù)訪問，然后在將緩存中數據寫入 Cache。 21 指令 Cache、數據 Cache 和一體化 Cache的不命中率比較 容量 Cache 指令 Cache 數據 Cache 一體化 Cache 1KB 2KB 4KB 8KB 16KB 32KB 64KB 128KB 256KB % % % % % % % % % % % % % % % % % % % % % % % % % % % % % % % % % 22 Cache的性能分析 (1) Cache的命中率對計算機速度的影響很大。它的命中率和簡單寫回法和全寫法一樣。高位交叉存儲器使地址的高位段分別指向不同的存儲體，低位地址用于選擇一個存儲體內的不同存儲單元。 35 一個一維數組的例子。 39 多維數組（向量）的無沖突訪問存儲器 下