【正文】 級電路。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成 必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 在 D 盤根目錄建立文件夾 shiyan1。點“ next”彈出“工程設(shè)置統(tǒng)計”窗口，點“ finish”完成工程圖形或 HDL編輯 分析與綜合 適配器 編程文件匯編 時序分析器 設(shè)計輸入 綜合或編譯 適配器件 下載 仿真 編 程器 電子信息工程 053 李壽春 17 的創(chuàng)建。 entity machinectl is port(rst,fetch:in std_logic。 第 0 個時鐘，因為 CPU 狀態(tài)控制器的輸出 rd 和 load_ir 為高電平，其余均為低電平。 constant HLT: std_logic_vector(2 downto 0):=000。 inc_pc=39。 初始化完成，開始時鐘周期 第零個時鐘，讀取指令高八位 if(clk1=39。039。 datactl_ena=39。039。 load_ir=39。039。 wr=39。139。 rd=39。039。 load_pc=39。039。 elsif(state=5 and code=JZ and zero=39。 halt=39。039。 datactl_ena=39。039。 load_ir=39。039。 wr=39。039。 load_acc=39。039。 end if。 constant ANDD: std_logic_vector(2 downto 0):=011。 when LDA = alu_out=data。 entity register1 is port(data: in std_logic_vector(7 downto 0)。 state:=1。 end accumulator。累加器的數(shù)據(jù)只有在需要往 RAM 區(qū)或端口寫時才允許輸出，否則應(yīng)呈現(xiàn)高阻態(tài)，以允許其它部件使用數(shù)據(jù)總線。每個指令周期的前 4 個時鐘周期用于從 ROM 中讀取指令，輸出的應(yīng)是 PC 地址； 后 4 個時鐘周期用于對 RAM 或端口的讀寫，該地址由指令給出。 程序計數(shù)器復(fù)位后，指令指針為零，所以 CPU 重啟后將從 ROM 的零地址開始讀取指令并執(zhí)行。)then pc_addr=0000000000000。 architecture clkgen of clkgen is signal clk2:std_logic:=39。 end if。139。 end addr_decode。 電子信息工程 053 李壽春 39 6 頂層設(shè)計 調(diào)用第五章中設(shè)計的底層模塊，按照下圖用原理圖法設(shè)計頂層模塊。 電子信息工程 053 李壽春 37 地址譯碼器 選擇 RAM 或 ROM： 1FFFH1800H RAM 17FFH0000H ROM library ieee。 entity ram is port(read,write,ena:in std_logic。 process(clk2) begin if(clk2=39。 entity clkgen is port(clk:in std_logic。139。 end behave。 else data_in when data_ena=39。 end process。 use 。 end if。 每條指令為兩個字節(jié)， 16 位。039。 alu_out: out std_logic_vector(7 downto 0))。039。 halt=39。 elsif(state=7 and code=JZ and zero=39。039。 load_pc=39。039。 rd=39。039。 wr=39。039。 load_ir=39。039。 state:=6。 第五個時鐘，增加分析 JZ 指令 elsif(state=5 and (code=ADD OR code=ANDD OR CODE=XORR OR CODE=LDA))then inc_pc=39。039。 load_acc=39。039。 load_pc=39。039。 rd=39。039。 wr=39。039。 datactl_ena=39。 and clk139。 entity machine is port(clk1,zero,ena:in std_logic。 電子信息工程 053 李壽春 21 狀態(tài)機 狀態(tài)機是 CPU 的控制核心，用于產(chǎn)生一系列的控制信號，啟動或停止某些部件。 （ 2） 變址寄存器 GR1， GR2。 （ 5） 選擇仿真器和綜合器的類型。支持 MAX7000/MAX3000 等乘積項器件 。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代CPLD/FPGA 開發(fā)集成環(huán)境 MAX+plusII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 電子信息工程 053 李壽春 13 支持廣泛、易于修改。 具體使用方法將在后面的 Quartus II 軟件介紹中說明。典型的 PLD 由一個 與 門和一個 或 門陣列組成，而任意一個組合邏輯都可以用 “與 或” 來描述，所以， PLD 能以乘積和的形式完成大量的組合邏輯功能。 電子信息工程 053 李壽春 9 3 FPGA 技術(shù) FPGA 簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯 PAL(Programmable Array Logic)、門陣列邏輯GAL(Gate Array Logic)、可編程邏輯器件 PLD(Programmable Logic Device)等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。事實上，相比用更精簡的一系列指令來完成同一個任務(wù)，用單一復(fù)雜指令甚至?xí)? 還有一個因素是當(dāng)時的內(nèi)部存儲器不僅容量少，而且速度很慢，使用的都是磁性技術(shù)。舉一個最簡單的對存儲器進行讀寫操作的指令，指令 1 至指令 3 均為存、取數(shù)指令，對馮 .諾曼結(jié)構(gòu)處理器，由于取指令和存取數(shù)據(jù)要從同一個存儲空間存取，經(jīng)由同一總線傳輸，因而它們無法重疊執(zhí)行，只有一個完成后再進行下一個 。大多數(shù) CPU采用馮因此，在 RISC 機器上實現(xiàn)特殊功能時，效率可能較低。 當(dāng)計算機的設(shè)計沿著這條道路發(fā)展時，有些人沒有隨波逐流，他們回過頭去看一看過去走過的道路，開始懷疑這種傳統(tǒng)的做法： IBM 公司設(shè)在紐約 Yorktown的 JhomasI?Wason 研究中心于 1975 年組織力量研究指令系統(tǒng)的合理性問題，因為當(dāng)時已感到，日趨龐雜的指令系統(tǒng)不但不易實現(xiàn)，而且還可能降低系統(tǒng)性能。 RISC 是英文“ Reduced Instruction Set Computings”的縮寫，中文意思是“精簡指令集”。 （ 7） 用戶使用： RISC 微處理器結(jié)構(gòu)簡單，指令規(guī)整，性能容易把握，易學(xué)易用； CISC 微處理器結(jié)構(gòu)復(fù)雜，功能強大，實現(xiàn)特殊功能容易。諾依曼結(jié)構(gòu)圖示 馮為了便于編寫程序，計算機架構(gòu)師設(shè)計出越來越復(fù)雜的指令，可以直接對應(yīng) 高級 程序語言的 高級 功能。這給微處理器增加了一些復(fù)雜性，但理論上每個可能的命令均可單獨調(diào)整。 精簡指令集，是電腦中央處理器的一種設(shè)計模式，也被稱為 RISC(Reduced Instruction Set Computing 的縮寫 )。在發(fā)展過程中，以 FPGA 為代表的數(shù)位系統(tǒng)現(xiàn)場集成取得了驚人的發(fā)展：現(xiàn)場可程序化邏輯組件從最初的 1200 個可利用邏輯門 ，發(fā)展到 90 年代的 25萬個可利用邏輯 門 。 為了彌補這一缺陷， 20 世紀(jì) 80 年代中期。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分）。設(shè)計人員用 VHDL 進行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進行設(shè)計的優(yōu)化。 entity shiyan1 is port(a,b:in std_logic。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 File→ new project wizard，彈出“工程設(shè)置”對話框 ，點最右上角的“?”按鈕找到 D:/shiyan1 文件夾并選中 。 （ 8） 時序仿真 ，創(chuàng)建 波形文件 。)then ena=39。若操作符為 HALT，則輸出信號HALT 為高；，如果操作符不為 HALT，除了 PC 增 1 外（指向下一條指令），其它各控制線輸出為零。 constant STO: std_logic_vector(2 downto 0):=101。039。 load_acc=39。139。 第二個時鐘，空操作 elsif(state=2) then inc_pc=39。 state:=3。139。 halt=39。039。 datactl_ena=39。039。 load_ir=39。039。 rd=39。039。 load_acc=39。039。 elsif(state=5)then inc_pc=39。 state:=6。039。 halt=39。039。 load_ir=39。039。 rd=39。 程序： library ieee。 end alu。 when JZ = alu_out=accum。 begin if(clk1=39。 end if。139。 use 。 ir_addr,pc_addr:in std_logic_vector(12 downto 0)。 use 。 end if。 alu_clk= clk2 and clk4 and (not fetch)。event)then fetch= not fetch。 end if。 else rom_ena=39。 電子信息工程 053 李壽春 38 ram_ena=39。139。 end process。039。 end process。 entity counter is port(load,clk,rst:in std_logic。 end addr。 data_ena:in std_logic。 elsif(ena=39。 end process。 and clk139。 end if。139。 use 。 wr=39。039。 datactl_ena=39。039。 state:=7。 elsif(state=6 and code=STO)then inc_pc=39。039。 load_acc=39。039。 load_pc=39。139。 wr=39。039。 datactl_ena=39。139。 halt=39。039。 state:=4。 elsif(state=3) then inc_pc=39。139。 load_acc=39。039。 load_pc=39。039。 constant JZ: std_logic_vector(2 downto 0):=111。 第 5 個時鐘 ， 若操作符為 ANDD， ADD， XORR 或 LDA，算術(shù) 運算器就進行相應(yīng)的運算；若為 JZ，先判斷累加器的值是否為 0，如果為 0， 將目的地址送給程序計數(shù)器，否則 空操作 ；若為 JMP，鎖存目的地址 ；若為 STO，將數(shù)據(jù) 寫入地址處；若為 LDA，就把數(shù)據(jù)通過算術(shù)運算器送給累加器 。 else ena=39。 （ 9） 編輯輸入波形。第三行為實體名，必須與源程序中實體名一致。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 end entity。 很強的移