【正文】 k_xing。b0。b0100 : yi_r=1639。b0000_0010_0000_0000。 439。 reg [3:0] clk_ri_shi_r =439。d26_999_999) t_1s=2539。 jian_en ) clk_miao_ge_r=clk_miao_ge_r439。 always (posedge clk or negedge rst_n) //分的個(gè)位 if(!rst_n) clk_fen_ge_r=439。 else if(clk_fen_shi_r=439。amp。 else if( (clk_shi_ge_r==439。 always (posedge clk or negedge rst_n) //星期 if(!rst_n) clk_xing_r=339。b1。 else if(clk_ri_ge_r=439。d4, 839。d4)|| (yi_r[8]amp。b0011_0010,839。b1001_0110,839。 jia_en)) clk_ri_ge_r=clk_ri_ge_r+439。b0011_0110,839。b1000_1000:begin if(clk_ri_shi_r=439。b1。amp。 else if(clk_ri_ge_r=439。 endcase end always (posedge clk or negedge rst_n) //日的十位，同上一樣判斷閏年，大小月 if(!rst_n) clk_ri_shi_r=439。d4) clk_ri_shi_r=439。d3 amp。b1。b0101_0110,839。 else if(clk_ri_shi_r=439。 end 839。amp。b0010_1000, 839。b1。d4, 839。 clk_ri_ge_r=439。amp。amp。d10) clk_ri_ge_r=439。 clk_shi_ge_r==439。b0000_0000,839。b0000_1000, 839。amp。b0111_0110,839。b0000_0100,839。 else if((clk_shi_shi_r==439。amp。amp。b1。 else if( yi_r[5] amp。 jian_en ) clk_shi_ge_r=clk_shi_ge_r439。 always (posedge clk or negedge rst_n) //時(shí)的個(gè)位 if(!rst_n) clk_shi_ge_r=439。 jian_en ) clk_fen_ge_r=clk_fen_ge_r439。 else if( yi_r[1] amp。 jia_en ) )clk_miao_ge_r=clk_miao_ge_r+439。 always (posedge clk or negedge rst_n) //27MHZ 晶振下 1s 計(jì)數(shù) if(rst_n==139。 reg [3:0] clk_yue_shi_r =439。b0010_0000_0000_0000。b1000 : yi_r=1639。 439。 output [7:0] led_g。 output [3:0] clk_yue_shi。 endmodule 萬(wàn)年歷時(shí)鐘處理模塊文件： module clock( clk, rst_n, r_en, yi_en, jia_en, jian_en, alr_yi, alr_jia, alr_jian, alr_clk_set, alr_clk_sw, clk_nian_qian, clk_nian_bai,clk_nian_shi, clk_nian_ge, clk_yue_shi, clk_yue_ge, clk_ri_shi, clk_ri_ge, clk_xing, clk_shi_shi, clk_shi_ge, clk_fen_shi, clk_fen_ge, clk_miao_shi,clk_miao_ge, alr_clk_shi_shi, alr_clk_shi_ge, alr_clk_fen_shi, alr_clk_fen_ge, alr_led_r, led_g )。 else r9=r8。 (~r6)。b1。 assign key_an2= r4 amp。 //有 key_r 低電平時(shí)， key_an1 產(chǎn)生一個(gè)時(shí)鐘的高電平 always (posedge clk or negedge rst_n) if(rst_n==139。 output alr_jia。 wire [3:0] alr_clk_fen_ge。 wire [3:0] clk_nian_shi。 output lcd_blon。 input clk。 5．系統(tǒng) 設(shè)計(jì)指標(biāo)情況 分析 本系統(tǒng)基本實(shí)現(xiàn)課程設(shè)計(jì)的基本功能和擴(kuò)展功能要求， 但本次課程設(shè)計(jì)過(guò)程中仍存在以下一個(gè) Bug 和一個(gè)需要完善的功能點(diǎn)。數(shù)碼管的驅(qū)動(dòng)直接才有并行數(shù)據(jù)輸出即可 。功能開(kāi)關(guān)主要控制整個(gè)系統(tǒng)的復(fù)位，鬧鐘開(kāi)關(guān)，液晶顯示屏的讀寫(xiě)開(kāi)關(guān)，背光，讀寫(xiě)等，這里全部采用二狀態(tài)的撥碼開(kāi)關(guān)實(shí)現(xiàn)。 ② 星期，上 /下午。 2． 擴(kuò)展功能 ? 設(shè)計(jì)模式選擇計(jì)數(shù)器，通過(guò)計(jì)數(shù)器來(lái)控制各個(gè)功能之間轉(zhuǎn)換。 3 ? 時(shí)鐘發(fā)生模塊： 基于系統(tǒng)外部輸入基準(zhǔn)時(shí)鐘源進(jìn)行秒計(jì)數(shù)，產(chǎn)生秒時(shí)鐘，在此基礎(chǔ)上可進(jìn)行相關(guān)判斷已經(jīng)在計(jì)數(shù)處理產(chǎn)生其他需要的時(shí)間信號(hào)。在鬧鐘設(shè)置開(kāi)關(guān)有效狀態(tài)下，其他三個(gè)按鍵對(duì)于鬧鐘設(shè)定有效。由此循環(huán)，實(shí)現(xiàn)任意修改鬧鐘。 6．課程設(shè)計(jì)收獲及體會(huì) 本次課程設(shè)計(jì)，在自身現(xiàn)有的 FPGA的知識(shí)基礎(chǔ)上，幫助我很好的加強(qiáng)了 FPGA的訓(xùn)練和實(shí)踐。 input sw2。 wire jia_en。 wire [3:0] clk_fen_shi。 input key_jia。 else r1=key_r。b1。 else t_1=2739。b111。b0) r8=339。 (~r8[0])。 input alr_jian。 output [3:0] clk_miao_shi。b0000_0000_0000_0001。 439。b1011 : yi_r=1639。d2。 reg [3:0] clk_shi_shi_r。b0。d6) clk_miao_shi_r=439。 else if(clk_miao_shi_r==439。amp。 else if(clk_fen_shi_r==439。d3 ) clk_shi_shi_r=439。 else if( (clk_shi_ge_r==439。d3, 839。amp。amp。amp。b0101_0010,839。d0) clk_ri_ge_r=439。b1。b0101_0110,839。d1。 end default:begin if(clk_ri_shi_r=439。b1。amp。d5, 839。 jia_en)) clk_ri_shi_r=clk_ri_shi_r+439。 else if(clk_ri_shi_r=439。b0000_0100,839。b0111_0110,839。amp。b1。b1001_0010,839。b0000_1000, 839。d0。 else if(yi_r[9]amp。d8, 839。d4)|| (yi_r[8]amp。amp。amp。d10) clk_ri_ge_r=439。b1000_0000,839。b0000_0000:begin //年份的低兩位為 00 時(shí)，判斷高兩位是否能整除 4，確定閏年 case({clk_nian_qian_r,clk_nian_bai_r}) 839。 else if(clk_ri_ge_r=439。b0101_0110,839。b1。d1) clk_ri_ge_r=439。d4) || (yi_r[8]amp。d7, 839。amp。 else if(clk_shi_ge_r==439。amp。b1。amp。 else if(clk_miao_ge_r==439。d10) clk_miao_ge_r=439。 reg [3:0] clk_fen_shi_r。d0。 439。b0000_0000_0100_0000。b0001 : yi_r=1639。 output [3:0] alr_clk_shi_shi。 input alr_clk_sw。 (~r8[2])。 else if(t_3==2039。 always (posedge clk or negedge rst_n) if(rst_n==139。 always (posedge clk or negedge rst_n) //按鍵 key_r 長(zhǎng)摁計(jì)數(shù)滿(mǎn) 3s，將 r5 置有效 1 if(rst_n==139。d499_999) r3=key_r。b0) r2=139。 output r_en。 wire [3:0] clk_miao_shi。 wire alr_yi。 output [7:0] data。 再者 是學(xué)習(xí)了例外一 種硬件描述語(yǔ)言 VHDL，雖然本系統(tǒng)是采用自身比較擅長(zhǎng)的 Verilog 語(yǔ)言進(jìn)行代碼的編寫(xiě)，但從某種程度上來(lái)說(shuō)，通過(guò)兩種語(yǔ)言之間的對(duì)比和聯(lián)系的學(xué)習(xí)方法，收獲很大的一點(diǎn)就是理解了 FPGA 內(nèi)部門(mén)電路系統(tǒng)搭建運(yùn)行與語(yǔ)言代碼編寫(xiě)的聯(lián)系和工作原理，相比之下， FPGA 的多并發(fā)處理系統(tǒng)對(duì)比較其他所有包括嵌入式等微處理器設(shè)計(jì)開(kāi)發(fā)系統(tǒng)有其非常鮮明的特點(diǎn)，以往一些如嵌入式微處理器處理過(guò)程都是順序執(zhí)行代碼內(nèi)容，而 FPGA 真正實(shí)現(xiàn)了并發(fā)多線程的處理，相比之下，對(duì)于以往傳統(tǒng)未處理器相對(duì)復(fù)雜的問(wèn)題對(duì)于用 FPGA 處理可能將會(huì)大大簡(jiǎn)化，如本數(shù) 字萬(wàn)年歷系統(tǒng)就是很明顯的一個(gè)例子，但對(duì)于某些比較簡(jiǎn)單的單線處理問(wèn)題對(duì)于 FPGA 來(lái)說(shuō)在代碼編寫(xiě)就顯得比較麻煩，例如本系統(tǒng)中的液晶顯示屏驅(qū)動(dòng)程序的編寫(xiě)， FPGA 對(duì)時(shí)序的要求較傳統(tǒng)處理器更加嚴(yán)格，但實(shí)現(xiàn)速度更快，這些是本次課程設(shè)計(jì)過(guò)程中體驗(yàn)比較深刻的一點(diǎn)。若此時(shí)按下設(shè)置移位鍵，則光標(biāo)移到秒的十位閃爍。 ? 算法描述：對(duì)于秒，分，時(shí)，中的每一位十進(jìn)制數(shù)，代碼中定義一個(gè) 4位二進(jìn)制數(shù)來(lái)表示 （如秒時(shí)間定義 2 個(gè) 4 位二進(jìn)制數(shù)表示秒的十位和個(gè)位） ，采用 逐級(jí) 計(jì)數(shù)的方法產(chǎn)生相應(yīng)的時(shí)間信號(hào)，在設(shè)置按鍵有效或者前一 級(jí) 時(shí)間信號(hào)產(chǎn)生進(jìn)位時(shí)，當(dāng)前時(shí)間相應(yīng)加 1 或者減一，以此類(lèi)推產(chǎn)生更高級(jí)的時(shí)間信號(hào)（如分對(duì)于秒來(lái)說(shuō)有高級(jí)信號(hào)，秒滿(mǎn) 60 對(duì)分信號(hào)為進(jìn)一信號(hào)），在日，月模塊的判斷處理才有內(nèi)嵌多個(gè) case 語(yǔ)句的方法實(shí)現(xiàn)，而平潤(rùn)年的判斷則采用對(duì)年份的十位和個(gè)位拼接利用 case 語(yǔ)句判斷在非整百年下是否為閏年，而對(duì)于整百年情況下再拼接年的百位和千位，再內(nèi)嵌一個(gè) case 語(yǔ)句用同樣的方法進(jìn)行判斷是否為閏年。但需要注意的是以上 所有萬(wàn)年歷時(shí)鐘 信號(hào) 的 每位數(shù)（十進(jìn)制）在底層均為 4 位二進(jìn)制數(shù)表示，且由于 FPGA 中乘除法運(yùn)算不可綜合，在處理平閏年判斷時(shí)，采用拼接語(yǔ)句，然后內(nèi)嵌多個(gè) CASE 語(yǔ)句進(jìn)行處理實(shí)現(xiàn)該功能。 ? 用 LCD 液晶屏來(lái)