【正文】 case(0xdf):P03=0。delay(300)。 // 暫存接收到的數(shù)據(jù) switch(jieshou) { case(0x0):P03=0。 case(0x2):P03=0。 case(0x4):P03=0。 case(0x6):P03=0。 case(0x8):P03=1。 } } } } void send_char(unsigned char shuzi) //傳送一個(gè)字符，串口將鍵值發(fā)給 PC { SBUF = shuzi。 W4IN:in STD_LOGIC。KEYIN(4)amp。 END CASE。 Y(4)=TEMP(4)。 LEDOUT(4)=TEMP3(4)。使單片機(jī)與 CPLD得到了完美的結(jié)合。 LEDOUT(0)=TEMP3(0)。 Y(0)=TEMP(0)。 WHEN0111=TEMP=11111000。A(0)。 LEDOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。P05=0。P05=0。P05=0。P05=0。P05=0。delay(200)。P01=1。delay(300)。//2 case(0xf7):P03=0。send_char(0x1)。 n=P2。 delay(150)。 sbit P00=P0^0。采用 PHILIPS公司的最新的內(nèi)置 ISP下載功能的 64 KB大容量 Flash存儲(chǔ)器和特大 RAM的 P89C60X2單片機(jī)做為目標(biāo)單片機(jī)。程序存儲(chǔ)器可通過(guò)并行編程或在系 統(tǒng)編程 (ISP)的方法進(jìn)行編程。 引 言 隨著電子、計(jì)算機(jī)技術(shù)的飛速發(fā)展，單片機(jī)與 CPLD技術(shù)都得到了越來(lái)越廣泛的應(yīng)用。引腳可配置為開(kāi)漏輸出。 Max+plusⅡ 界面友好，使用便捷，被譽(yù)Max+plusⅡ 是 Altera公司 上一代的 PLD開(kāi)發(fā)軟件，提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera是世界上最大 可編程邏輯器件 的供應(yīng)商之一。 P05=0。 PCON = 0x00。P05=1。P00=0。break。P05=0。P02=1。delay(300)。delay(300)。delay(300)。delay(300)。delay(300)。j125。 BEGIN . v h d 文 件或 g d f 文 件 等. p o f 文 件M a x p l u s I I 軟 件P o f 2 j e d 軟 件可 執(zhí) 行 的 機(jī) 器 代 碼. j e d 文 件A t m e l I S P 軟 件 W4OUT=W4IN。 CASE COMB IS WHEN0000=TEMP=11000000。 WHEN11101111=TEMP3=11101111。 KEYOUT(1)=TEMP3(1)。. 五、 調(diào)試及結(jié)果 本系統(tǒng)利用單片機(jī)與 CPLD實(shí)現(xiàn)了鍵值采集及顯示，并將數(shù)據(jù)通過(guò)串口發(fā)向上位機(jī) PC；也可接收從上位機(jī)送來(lái)的數(shù)據(jù)并顯示接收的數(shù)據(jù)。通過(guò)實(shí)驗(yàn)證實(shí)系統(tǒng)工作穩(wěn)定，在實(shí)際的應(yīng)用中具有 很好 的參考價(jià)值。 KEYOUT(3)=TEMP3(3)。 WHEN10111111=TEMP3=10111111。 WHEN0010=TEMP=10100100。 PROCESS(A,KEYIN) VARIABLE COMB:STD_LOGIC_VECTOR(3 DOWNTO 0)。} } } .過(guò)程 .程序 LIBRARY IEEE。break。break。break。break。break。P00=1。P05=1。P02=1。P05=0。break。 /