【正文】 100=q=0000000000000000。 when 0010=q=0000000000000000。 when 1000= case sel is when 0000=q=0000000000000000。 when others=null。 when 1110=q=0000000000000000。 when 1100=q=0011000000000000。 when 1010=q=0011000110001100。 when 1000=q=0011000000001100。 when 0101=q=0001100000011000。 when 0011=q=0011000110001100。 when 0001=q=0000000000000000。 顯示 F end case。 else tmp:=tmp+1。 when 0000000000010000=q=0100。 仿真波形 列 選通模塊： 列掃描模塊： 19 撥碼開關(guān)譯碼： 總仿真波形圖： 、試驗(yàn)箱驗(yàn)證情況 20 21 課程設(shè)計(jì)總結(jié) 本次課程設(shè)計(jì)的內(nèi)容是用 LED點(diǎn)陣顯示十六進(jìn)制數(shù)字，因此我對 LED 點(diǎn)陣的內(nèi)部結(jié)構(gòu)以及工作原理有了比較深入的理解，并能夠按要求進(jìn)行相應(yīng)數(shù)字等內(nèi)容的顯示， 在設(shè)計(jì)過程中應(yīng)用到 VHDL 語言，使得我對 VHDL 語言的理解更加深入， VHDL 是超高速集成電路的硬件 描述語言，它能夠描述硬件的結(jié)構(gòu)、行為與功能。 when others=null。 architecture cw_arc of cw is begin process(a) begin case a is when 0000000000000001=q=0000。 begin if clk39。 when 1101=q=0011111111111100。 when 1111=q=0000000000000000。 顯示 D end case。 when 0001=q=0000000000000000。 when 0100=q=0001100000011000。 when 0110=q=0011000110001100。 when 1000=q=0000011001110000。 when 1010=q=0011000111111100。 when 1100=q=0000000000000000。 when 1110=q=0000000000000000。 when others=null。 when 0110= case sel is 10 when 0000=q=0000000000000000。 when 0010=q=0000000000000000。 when 0100=q=0111111111111110。 when 0110=q=0011000110001100。 when 1000=q=0011000110001100。 7 when 1010=q=0000000000000000。 when 1100=q=0000000000000000。 entity cora is port(ch: in std_logic_vector(3 downto 0)。 本題目采用自頂向下的設(shè)計(jì)方法，將系統(tǒng)分為兩個(gè)模塊，先分別用 MAX+PLUS II 文本設(shè)計(jì)輸入編寫 列 選通模塊和列字符掃描模塊， 然后 用圖形設(shè)計(jì)輸入將兩個(gè)模塊和相應(yīng)的輸入輸出進(jìn)行總的電路設(shè)計(jì)， 通過 編譯、仿真、時(shí)序分析、器件編程、在線驗(yàn)證 等一系 列操作，最后完成整個(gè)設(shè)計(jì)過程 。 點(diǎn)陣式 LED 顯示器采用逐行掃描式工作。 when 0001=q=0000000000000000。 顯示 0 end case。 when 1111=q=0000000000000000。 when 1101=q=0000000000000000。 when 1011=q=0000000000000000。 when 1001=q=0000000110000000。 when 0111=q=0011000110001100。 when 0101=q=0011111110001100。 when 0011=q=0000000000000000。 when 0001=q=0000000000000000。 顯示 8 end case。 when 1111=q=0000000000000000。 when 1101=q=0000000000000000。 when 1011=q=0011000110001100。 when 1001=q=0011000000001100。 when 0110=q=0011000000001100。 when 0100=q=0011000110001100。 when 0010=q=0000000000000000。 when others=null。 end if。 when 0000000000100000=q=0101。另外， VHDL 具有并發(fā)性，采用 自上而下的結(jié)構(gòu)式設(shè)計(jì)方法，適合大型設(shè)計(jì)工程的分工合作。 when 1000000000000000=q=1111。 end cw。 architecture t_arc of ta is begin process(clk) variable tmp:std_logic_vector(3 downto 0)。 when 1100=q=0011111111111100。 when 1110=q=0000000000000000。 when others=null。 when 1101= case sel is when 0000=q=0000000000000000。 when 0011=q=0000100000100000。 when 0101=q=0011000110001100。 when 0111=q=0000011000011100。 when 1001=q=0011000110001100。 when 1011=q=0011111111111100。 when 1101=q=0000000000000000。 when 1111=q=0000000000000000。