【正文】 PrimeTime適合對(duì)大規(guī)模的同步數(shù)字設(shè)計(jì)進(jìn)行分析 ，而且與綜合工具 DC有很好的接口 ， 可以在整個(gè)設(shè)計(jì)流程中使用 。 ?傳統(tǒng)上是采用 動(dòng)態(tài)仿真 來(lái)驗(yàn)證一個(gè)設(shè)計(jì)的功能和時(shí)序 。 200 a_test=1。 reg c。 initial begin Reset = 0。 //d等于 8?b1011 1011 例二： /*符號(hào)擴(kuò)展 */ {3{139。 assign d= {d[4:0], d[9:5] } 。 reg [9: 0] num, num1。b1010。 //0為假 Dgs = 139。 如： parameter WIDTH = 839。 97 integer A, B, C 。 //1位的復(fù)位線和數(shù)據(jù)線。 not not1 (sel_, sel)。 缺省為 32位 base： 數(shù)基，可為 2(b)、 8(o)、 10(d)、 16(h)進(jìn)制。 wire out。 ?行為級(jí)：技術(shù)指標(biāo)和算法的 Verilog描述 ?RTL級(jí)：邏輯功能的 Verilog描述 ?門(mén)級(jí) ：邏輯結(jié)構(gòu)的 Verilog描述 ?開(kāi)關(guān)級(jí)：具體的晶體管物理器件的描述 73 在抽象級(jí)上需要進(jìn)行折衷 系統(tǒng)說(shuō)明 設(shè)計(jì) 文檔 /算術(shù)描述 RTL/功能級(jí) Verilog 門(mén)級(jí) /結(jié)構(gòu)級(jí) Verilog 版圖 /物理級(jí) 幾何圖形 詳細(xì)程度 低 高 輸入 /仿真速度 高 低 74 兩路 MUX的邏輯 描述 為：只要信號(hào) a或 b或 sel發(fā)生變化，如果 sel為 0則選擇 a輸出；否則選擇 b輸出。 ? EDA軟件中綜合器可由第三方 EDA公司提供， 而適配器則需要由 CPLD/FPGA供應(yīng)商提供。組合邏輯 ： A,B,C,D由 FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連接到 LUT， LUT中已經(jīng)事先寫(xiě)入了所有可能的邏輯結(jié)果，通過(guò)地址查找到相應(yīng)的數(shù)據(jù)然后輸出。 熔絲 ： PROM PAL 反熔絲： Actel FPGA 0 V 2 5 V 0 V D S Removing programming voltage leaves charge trapped 5 V 2 V 5 V D S Programming results in higher V T . 20 V 10 V 5 V 20 V D S Avalanche injection 浮柵晶體管編程：利用浮柵存儲(chǔ)電荷來(lái)保存數(shù)據(jù) 非易失可重復(fù)擦除器件： GAL， CPLD EPROM 紫外線擦除 EEPROM電擦除 FlashROM 快速電擦除 WL BL V DD M 5 M 6 M 4 M 1 M 2 M 3 BL Q Q Config. Control Read/Write. Control Data IO SRAM，靜態(tài)配置存儲(chǔ)器，易失元件， Xilinx FPGA 每次加電必須重新配置， 方便在線重置 以 MAX7000系列為例 ? 組合邏輯輸出 (AND3的輸出 )： ? f=(A+B)*C*(!D)=A*C*!D + B*C*!D (!D表示 D的 “ 非 ” ） 乘 積項(xiàng)結(jié)構(gòu) PLD的 邏輯實(shí)現(xiàn) 原理 f ? 實(shí)現(xiàn)組合邏輯 f: A,B,C,D由 PLD的管腳輸入后進(jìn)入可編程連線陣列（ PIA)，在內(nèi)部產(chǎn)生 A,A反 ,B,B反 ,C,C反 ,D,D反 8個(gè)輸出。 什么是“邏輯綜合” （ Logic Synthesize） ? 邏輯綜合（英語(yǔ)： logic synthesis）是所設(shè)計(jì) 數(shù)字電路的高抽象級(jí)描述 ，經(jīng)過(guò) 布爾函數(shù)化簡(jiǎn)、優(yōu)化 后，轉(zhuǎn)換到的 邏輯門(mén)級(jí)別 的電路連線網(wǎng)表 的過(guò)程。 ? 與 IC工藝無(wú)關(guān)，可以移植到不同的半導(dǎo)體工藝中 ? IC設(shè)計(jì)復(fù)用：復(fù)用以前的 IP，利用已有的或第三方 IP作為宏單元進(jìn)行系統(tǒng)集成，形成完整的系統(tǒng)。 從而 實(shí)現(xiàn)更復(fù)雜邏輯 。 ? 由于 LUT主要適合 SRAM工藝生產(chǎn)，所以目前大部分 FPGA都是基于SRAM工藝的，而 SRAM工藝的芯片在掉電后信息就會(huì)丟失，一定需要外加一片 專用配置芯片 ，在上電的時(shí)候，由這個(gè)專用配置芯片把數(shù)據(jù) 加載 到 FPGA中，然后 FPGA就可以正常工作，由于配置時(shí)間很短，不會(huì)影響系統(tǒng)正常工作。 ? 將基于 EEPROM等工藝的非易失結(jié)構(gòu)的 CPLD器件的下載稱為編程 （ program） ? 基于 SRAM工藝結(jié)構(gòu)的 FPGA器件的下載成為 配置 （ configure） ? 對(duì)于反熔絲結(jié)構(gòu)和 Flash結(jié)構(gòu)的 FPGA的下載，以及對(duì) FPGA 的專用配置 ROM的下載仍稱為編程。 assign out=(sel)?b:a。 assign d = a | ( b ~c) 。hff01 16bit hexadecimal 3239。 91 知識(shí)點(diǎn)： 1 線網(wǎng)類型 2 寄存器類型 3 參數(shù) 4 位選擇 92 Verilog HDL 有兩大類數(shù)據(jù)類型。通常用作不會(huì)由硬件實(shí)現(xiàn)的的數(shù)據(jù)處理。 input A,B。 如： parameter WORD_WIDTH = 32, ADDR_WIDTH = 8。b0100。 // val = 1 30 val =(regb != regc)。 // num=1039。 … d= {a,5}。 ?2）將輸入激勵(lì)加入到測(cè)試模塊并收集其輸出響應(yīng)。 Reset = 100 1。 else c=b。 131 ?設(shè)計(jì)師可以采用更高層次的設(shè)計(jì)方法 ,設(shè)計(jì)出更復(fù)雜的東西 。它可以檢查電路中所有時(shí)序路徑的時(shí)序，測(cè)試覆蓋率可以達(dá)到100%。 146 dc l kqD F Fdc l kqTs e tTdTh o l d 147 D F F 21 . 00 . 5 40 . 3 2 0 . 6 60 . 2 30 . 4 30 . 2 5D F F 1D QD a t ac l k0 . 5 0左邊 DFF1是發(fā)送觸發(fā)器，右邊 DFF2 是接收觸發(fā)器， Tclock = TclockQmax +Tlogicmax +Tsetupmax + Tskew 148 Tclock = TclockQmax +Tlogicmax +Tsetupmax + Tskew ?TclockQmax是從發(fā)送觸發(fā)器的時(shí)鐘邊沿到輸出端 Q發(fā)生變化的最大延時(shí)； ?Tlogicmax是發(fā)送觸發(fā)器到接收觸發(fā)器之間的邏輯門(mén)延時(shí)總和； ?Tsetupmax是輸入信號(hào)建立所需要的可能最長(zhǎng)時(shí)間； ?Tskew是最壞情況時(shí)鐘偏移。 靜態(tài)時(shí)序分析和門(mén)級(jí)動(dòng)態(tài)仿真各有優(yōu)點(diǎn)，互相補(bǔ)充，一起使用可以有效保證電路的正確性和可靠性。 ? 轉(zhuǎn)譯 把電路的 HDL描述轉(zhuǎn)化為與工藝無(wú)關(guān)的功能塊組成的邏輯電路的過(guò)程。 initial begin clk_test=0。 initial clk_A = 0。 initial內(nèi)使用阻塞賦值語(yǔ)句外延時(shí) ,例如 : initial begin Reset = 0。 115 復(fù)制通過(guò)指定重復(fù)次數(shù)來(lái)執(zhí)行操作。 112 連接操作是將小表達(dá)式合并形成大表達(dá)式的操作。 ?!=的結(jié)果與 = =相反 值確定是指所有的位為 0或 1。 reg [3: 0] rega, regb, regc。 （時(shí)序邏輯電路中常常被綜合為 D觸發(fā)器 ； 純組合邏輯電路中被綜合為連線） 連線類型：代表 wire 用 assign 關(guān)鍵詞指定連續(xù) /持續(xù)賦值所描述的組合邏輯的信號(hào)或連線。 wire in1, in2。 msb和 lsb 定義了范圍，并且均為常數(shù)值表達(dá)式；如果沒(méi)有定義范圍，缺省值為 1位寄存器。 93 需要被持續(xù)的驅(qū)動(dòng)，驅(qū)動(dòng)它的可以是門(mén)和模塊。b01 ? 實(shí)數(shù)常量 ? 實(shí)數(shù)可用科學(xué)表示法或十進(jìn)制表示 ? 科學(xué)表示法表示方式： 尾數(shù) e或 E指數(shù) ， 表示： 尾數(shù) 10指數(shù) 89 ? 標(biāo)識(shí)符是用戶在描述時(shí)給 Verilog對(duì)象（電路模塊、信號(hào)等）起的名字 ? 標(biāo)識(shí)符必須以字母 (az, AZ)或 ( _ )開(kāi)頭，后面可以是字母、數(shù)字、 ( $ )或 ( _ )。 assign e = ( b ~c )。 4．功能定義： assign d = a | x 。 在 1984~1985年間， Moorby設(shè)計(jì)出了第一個(gè) VerilogXL的仿真器。 ? 設(shè)計(jì)綜合：是將 HDL描述與硬件結(jié)構(gòu)掛鉤，將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 ? 一個(gè) 4輸入與門(mén)的例子 實(shí)際邏輯電路 LUT的實(shí)現(xiàn)方式 a,b,c,d 輸入 邏輯輸出 地址 RAM中存儲(chǔ)的內(nèi)容 0000 0 0000 0 0001 0 0001 0 .... 0 ... 0 1111 1 1111 1 ? xilinx SpartanII的內(nèi)部結(jié)構(gòu) xilinx SpartanII 芯片內(nèi)部結(jié)構(gòu) Slices結(jié)構(gòu) FPGA中可配置邏輯塊 (CLB) ? SpartanII主要包括 ? CLBs， I/O塊， RAM塊和可編程連線（未表示出）。 ? CPLD復(fù)雜可編程邏輯器件（ Complex Programable Logic Device） RD D Q Q SD 可編程邏輯器件 基礎(chǔ) PLD ? Logic Amoeba Programmable logic device ? 可編程邏輯器件發(fā)展歷程 ? Programmable logic device 低密度 ? 20世紀(jì) 70年代 PROM和 PLA programmable logic array， Fuse熔絲編程結(jié)構(gòu) ? 70年代末 AMD PAL programmable array logic ? 80年代初 Lattice GAL generic array logic， E2PROM技術(shù) 高密度 ? 80年代中 Altera EPLD erasable programmable logic device， E2PROM or Flash technology ? Xilinx FPGA field programmable gate array， SRAM technology ? 90年代 CPLD， plex PLD,Lattice提出 ISP技術(shù) ? 近年 SOPC技術(shù)，高度集成化 ?