【正文】 ② 必須實(shí)現(xiàn) IP模塊的優(yōu)化設(shè)計(jì) 。 ?網(wǎng)絡(luò)上已有豐富的各類 IP出售 ， 使設(shè)計(jì)者之間資源共享 ， 加快產(chǎn)品設(shè)計(jì) ， 降低產(chǎn)品設(shè)計(jì)風(fēng)險(xiǎn) 。 38 仿真器 按處理的硬件描述語(yǔ)言類型分 ， HDL仿真器可分為： (1) VHDL仿真器 。 半定制法 是一種約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。 2023年需求量為 180億塊，預(yù)計(jì)可生產(chǎn) 32億塊。 普通的 EPLD/CPLD器件和一次性編程的 FPGA需要專用的編程器完成器件的編程工作 。工藝庫(kù)中存有大量的網(wǎng)表，它們的功能相同，但可以在速度和面積之間權(quán)衡。 1） 圖形輸入 ：原理圖輸入、狀態(tài)圖輸入、波形圖輸入 ?原理圖方式應(yīng)用最為廣泛 ,原理圖輸入對(duì)原理圖進(jìn)行功能驗(yàn)證后再進(jìn)行編譯即可轉(zhuǎn)換為網(wǎng)表文件。 9 ③ 、邏輯綜合 3步曲： 邏輯綜合工具將 RTL級(jí)描述轉(zhuǎn)換為門級(jí)描述一般有 3步： 1） . 將 RTL描述（ VHDL程序）轉(zhuǎn)換為未優(yōu)化的門級(jí)布爾描述（布爾邏輯方程的形式）這一步稱為“展平” 。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 FPGA，它所產(chǎn)生的是位流數(shù)據(jù)文件。 22 ? 我國(guó)集成電路生產(chǎn)能力方面： 93年生產(chǎn)的 集成電路為 ，占世界總產(chǎn)量的%，相當(dāng)于美國(guó) 1969年的水平，日本 1971年的水平。 (七 )按外形分 集成電路按外形可分為 圓形 (金屬外殼晶體管封裝型，一般適合用于大功率 )、 扁平型 (穩(wěn)定性好 ,體積小 )和 雙列直插型 。 ? Synplicity公司的 Synplify Pro綜合器。 ?IP模塊一般是比較復(fù)雜的模塊 ， 如數(shù)字濾波器 、 總線接口 、DSP、 圖像處理單元等 。 ?芯片的復(fù)用是經(jīng)過(guò)驗(yàn)證了的 IP現(xiàn)有工作布局 ， 是一種最省時(shí)最省力的復(fù)用方法 。 – ，達(dá)到通常的“四最”（芯片面積最小，運(yùn)算速度最快，功耗最小，工藝容差最大）的目標(biāo)。 ?設(shè)計(jì)周期短 ， 設(shè)計(jì)投入少 。 (4) 其他 HDL仿真器 (針對(duì)其他 HDL語(yǔ)言的仿真 )。 ? 其次，幾十年來(lái)集成電路的設(shè)計(jì)能力的增長(zhǎng)滯后于工藝技術(shù)的發(fā)展，在深亞微米（ DSM）階段變的更加突出，因而 SOC設(shè)計(jì)技術(shù)應(yīng)運(yùn)而生。 23 三、 IC分類 （一）按功能結(jié)構(gòu)分類 集成電路按其功能、結(jié)構(gòu)的不同，可以分為模擬集成電路數(shù)字集成電路和數(shù) /?；旌霞呻娐啡? 模擬集成電路又稱 線性電路 用來(lái)產(chǎn)生、放大和處理各種模擬信號(hào)（指幅度隨時(shí)間變化的信號(hào)。 16 硬件測(cè)試 將含有載入了設(shè)計(jì)的 FPGA或 CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況。 邏輯綜合通過(guò)后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。 ?波形圖主要應(yīng)用于仿真功能測(cè)試時(shí)產(chǎn)生某種測(cè)試信號(hào) 。 如： 面積、 速度、功耗、可測(cè)性。 FPGA與 CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。隨著上海華虹 NEC公司 8英寸生產(chǎn)線的投產(chǎn)， 6至 8英寸硅片的需求量將上升。單極型集成電路的制作工藝簡(jiǎn)單，功耗也較低，易于制成大規(guī)模集成電路，代表集成電路有 CMOS、 NMOS、PMOS等類型。 36 HDL綜合器 HDL綜合器是一種用 EDA技術(shù)實(shí)施電路設(shè)計(jì)中完成電路化簡(jiǎn)、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化的計(jì)算機(jī)軟件，是將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具。 適配器最后輸出的是廠商自定義的下載文件 ， 包括： 時(shí)序仿真文件 適配技術(shù)報(bào)告文件 面向第三方 EDA工具的輸出文件 編程下載文件 41 下載 器（編程器） 將設(shè)計(jì)下載到對(duì)應(yīng)器件 ， 實(shí)現(xiàn)硬件設(shè)計(jì) 。 45 硬 IP ?提供設(shè)計(jì)的最終階段產(chǎn)品：掩膜 。 1996年 9月，世界 35個(gè)著名公司組成一個(gè)國(guó)際性企業(yè)聯(lián)合組織棗虛擬插座接口聯(lián)盟VSIA。 ?在一定程度上使后續(xù)工序無(wú)法適應(yīng)整體設(shè)計(jì) ， 需要一定程度的軟 IP修正 ， 在性能上不可能獲得全面的優(yōu)化 。 (2) 行為級(jí)仿真 。