【正文】 多個(gè)程序包可以并入一 個(gè) VHDL庫中，使之適用于更一般的訪問和調(diào)用范圍。 基本并行描述語句 Signal s : std_logic_vector(1 downto 0)。 WHEN 2 =q=i2。 IF(a = ?1? ) THEN sel = sel+1。 例： IF (a=’1’) THEN c=b。039。 如： X=a AND b OR c。 明確說明 1是字符時(shí)： CHARACTER（ ‘ 1?） 15/50 VHDL標(biāo)準(zhǔn)數(shù)據(jù)類型 字符串 （ STRING） 字符串是雙引號括起來的由字母 、 數(shù)字或 、 %、 $組成的一串字符 。event and clk=39。 bb=dx2。 irq=39。 end rtl。 如： 8e+4 位 （ BIT） 數(shù)字系統(tǒng)中 ， 信號經(jīng)常用位的值表示 ， 位的值 用帶單引號的 ‘ 1?和 ‘ 0?來表示 。 連接位 BIT， BOOLEAN， STD_LOGIC 22/50 運(yùn)算符優(yōu)先級 運(yùn)算符 優(yōu)先級 NOT， ABS， ** 最高優(yōu)先級 REM， MOD ， / ， * － (負(fù)號 ) ， +(正號 ) amp。 if(count=0) then carryout = 39。 注意 : ? 限定在進(jìn)程 、 函數(shù)過程等順序區(qū)域使用 ? 進(jìn)程結(jié)束時(shí)起作用 ? 與小于等于的關(guān)系操作符的差別 ? 賦值符號兩邊的變量及表達(dá)式的數(shù)據(jù)類型和長度必須保持一致 29/50 基本順序描述語句 1. 賦值語句 –變量賦值語句 格式 : 目的變量 :=表達(dá)式 例 : c:=a+b。 q： OUT STD_LOGIC)。 END IF。 Signal w,x,y,z:std_logic。 VHDL的庫和包 46/50 常用庫 ? IEEE庫 另外，在 IEEE庫 中符合 IEEE標(biāo)準(zhǔn)的程序包并非符合VHDL語言標(biāo)準(zhǔn)，如 STD_LOGIC_1164程序包。其中包含了一些數(shù)據(jù)類型、子類型和函數(shù)的定義，這些定義將 VHDL擴(kuò)展為一個(gè)能描述多值邏輯 (即除具有 “ 0”和“ 1”以外還有其他的邏輯量，如高阻態(tài) “ Z”、 不定態(tài)“ X”等 )的硬件描述語言，很好地滿足了實(shí)際數(shù)字系統(tǒng)的設(shè)計(jì)需求。 41/50 2. 并行信號賦值語句 注意： ? 條件信號賦值語句 Whenelse語句條件語句可以是一個(gè)簡單的表達(dá)式 ? 選擇信號賦值語句 Withselectwhen則不能采用表達(dá)式作為條件 如： a = “0000” when state=idle and state=?1? else “0001” when state=idle and state=?0? else b when state=running and state=?1? else a。 34/50 基本并行描述語句 并行語句： 位于 Process外面，同時(shí)執(zhí)行，不分位置的先后順序 常用并行語句 ? 進(jìn)程語句 ? 并行信號賦值語句 ? 端口說明語句 （針對本門課程及教材列出的常用并行語句） 35/50 1. 進(jìn)程語句 在一個(gè)結(jié)構(gòu)體中多個(gè) PROCESS語句 可以同時(shí)并行的執(zhí)行 ， 該語句有如下特點(diǎn) : ? 可以和其它進(jìn)程語句同時(shí)執(zhí)行 ， 并可以存取構(gòu)造體和實(shí)體中所定義的信號 ? 進(jìn)程中的所有語句都按照順序執(zhí)行 ? 為啟動(dòng)進(jìn)程 ， 在進(jìn)程中必須包含敏感信號表 ? 進(jìn)程之間的通信是通過信號量來實(shí)現(xiàn)的 基本并行描述語句 36/50 1. 進(jìn)程語句 格式： [進(jìn)程名： ] PROCESS [敏感信號表 ] 變量說明語句； BEGIN …… 順序處理語句； …… END PROCESS [進(jìn)程名 ]； 基本并行描述語句 Architecture behavioral of eqp4 is begin p: process (a,b) begin if a=b then equal = ?1?。 END IF。 ARCHITECTURE rtl OF mux2 IS BEGIN PROCESS( a， b， sel) BEGIN IF ( sel = 39。 end process。此時(shí)，括號可以省略。 17/50 IEEE標(biāo)準(zhǔn)數(shù)據(jù)類型 在 IEEE庫的程序包 std_logic_1164中定義了兩個(gè)非常重要的數(shù)據(jù)類型： 1 、標(biāo)準(zhǔn)邏輯位 (std_logic) 取值： ’ 0?， ’ 1?， ’ Z?， ’ X?， ’ W?， ’ L?， ’ H?等 9種 注意： 使用時(shí)必須大寫，若用小寫 ’ z?表示取值 高阻是錯(cuò)誤的，必須用大寫 ’ Z?。 if(count=0) then carryout = 39。event and clk=39。 ? 信號的描述格式： SIGNAL 信號名：數(shù)據(jù)類型 [： =初始值 ] signal count： bit_vector(3 downto 0):=“0011”。 end if。 end rtl。 19/50 VHDL運(yùn)算符 ? 邏輯運(yùn)算符 AND、 OR、 NAND、 NOR、 XOR、 NOT ? 關(guān)系運(yùn)算符 =、 /=、 、 、 =、 = ? 算術(shù)運(yùn)算符 +、 、 *、 / ? 并置 (連接 )運(yùn)算符 amp。event and clk=39。 VHDL運(yùn)算符與表達(dá)式