【正文】 左移 ? FF(0)=sin。 ? LIBRARY IEEE。 ? ARCHITECTURE ONE OF DFF IS ? BEGIN ? PROCESS(CLK,SET,RESET) ? BEGIN ? IF SET=39。 END example8。 END PROCESS。 WHEN OTHERS=z=?X?。 END PROCESS。 LIBRARY IEEE。 格式 3 為： IF 條件句 Then 順序語句； ELSEIF 條件句 Then 順序語句； … ELSE 順序語句； END IF?！保脕硗瓿梢痪S數(shù)組的位擴(kuò)展。 （自然數(shù)）和 POSITIVE（正整數(shù)）數(shù)據(jù)類型 自然數(shù)是整數(shù)的一個(gè)子集，包括 0和正整數(shù)。 目標(biāo)信號需要一定延遲時(shí)間，設(shè)置延遲 5ns 信號與變量是有區(qū)別的。變量賦值的數(shù)據(jù)傳輸是立即發(fā)生的，不存在延時(shí)。 （ 2）數(shù)值字符串 數(shù)值字符串也叫做矢量，格式為 數(shù)制基數(shù)符號“數(shù)值字符串” 例： B”111011110”。 名字關(guān)聯(lián)方式 u3:nd2 PORT MAP(x,y,c=z1)。 END nd2behv。 聲明函數(shù)首 END。 例 6 奇偶校驗(yàn)器的描述 LIBRARY IEEE。 WHEN 0100=LED7S=01100110。139。 例 4 四位二進(jìn)制加法計(jì)數(shù)器 LIBRARY IEEE。 ARCHITECTURE ONE OF mux21 IS BEGIN y=a WHEN s=39。子程序有過程 (PROCEDURE)和函數(shù) (FUNCTION)兩種類型。 IN O U T B U F F E R I N O U T端口模式（方向）說明 端口模式符號圖 結(jié)構(gòu)體 (ARCHITECTURE) 結(jié)構(gòu)體是用于描述設(shè)計(jì)實(shí)體的內(nèi)部結(jié)構(gòu)以及實(shí)體端口間的邏輯關(guān)系，在電路上相當(dāng)于器件的內(nèi)部電路結(jié)構(gòu)。類屬聲明的一般書寫格式如下： GENERIC([常數(shù)名；數(shù)據(jù)類型 [：設(shè)定值 ] {；常數(shù)名：數(shù)據(jù)類型 [：設(shè)定值 ]})； 例 : GENERIC(m:TIME=)。為了方便用 VHDL編程， IEEE將預(yù)定義的數(shù)據(jù)類型、元件調(diào)用聲明 (Declaration)及一些常用子程序收集在一起，形成程序包，供 VHDL設(shè)計(jì)實(shí)體共享和調(diào)用。所謂例化，在電路板上，相當(dāng)于往上裝配元器件；在邏輯原理圖上，相當(dāng)于從元件庫中取了一個(gè)元件符號放在電路原理圖上，并對此符號的各引腳進(jìn)行連線。 定義中間信號轉(zhuǎn)存點(diǎn) BEGIN 元件連接說明 U1:h_adder PORT MAP(a=ain,b=bin,co=d,so=e)。 END ENTITY h_adder。 ? 或門程序包含了 VHDL的庫、程序包、實(shí)體說明和結(jié)構(gòu)體幾個(gè)主要部分。 (1) 邏輯描述層次 ：一般的硬件描述語言可以在三個(gè)層次上進(jìn)行電路描述，層次由高到低依次可分為 行為級 、 RTL級 (寄存器轉(zhuǎn)換級 )和 門電路級 。 ? 例 1 一個(gè)二輸入或門的 VHDL程序如下： ? LIBRARY IEEE。 聲明 c是標(biāo)準(zhǔn)邏輯位類型的輸出端口 END ENTITY or2。 ARCHITECTURE art3 OF f_adder IS 實(shí)體 F_ADDER的結(jié)構(gòu)體 ART3的說明 COMPONENT h_adder 元件調(diào)用聲明，將 h_adder作為元件連接到指定端口 PORT(a,b:IN STD_LOGIC。是由一個(gè)與非門、一個(gè)非門、一個(gè)或門和一個(gè)與門連接而成的，其邏輯關(guān)系來自于半加器真值表。 VHDL程序的基本結(jié)構(gòu) 完整的 VHDL程序 (設(shè)計(jì)實(shí)體 )具有固定的結(jié)構(gòu)。實(shí)體聲明部分指定了設(shè)計(jì)單元的輸入輸出端口或引腳，是設(shè)計(jì)實(shí)體經(jīng)封裝后對外的一個(gè)通信界面，是外界可以看到的部分。 VHDL對語句中的所有操作數(shù)的數(shù)據(jù)類型都有嚴(yán)格的規(guī)定。 但在一個(gè)結(jié)構(gòu)體中說明和定義的數(shù)據(jù)類型、常數(shù)、元件、函數(shù)和過程只能用于這個(gè)結(jié)構(gòu)體中，若希望其能用于其他的實(shí)體或結(jié)構(gòu)體中，則需要將其作為程序包來處理。 END ARCHITECTURE ONE。 END latch1。THEN IF ena=39。 ENTITY Dec7svhdl IS PORT( a:IN BIT_VECTOR(3 DOWNTO 0)。 WHEN 1101=LED7S=01011110。 END LOOP。 打開 bpac1程序包的語句為： USE 放在實(shí)體聲明前面 函數(shù)調(diào)用語句 函數(shù)名 （關(guān)聯(lián)參數(shù)表） 例如，調(diào)用求最大值函數(shù)的語句為： peak=max(data,peak)。 USE 。 八進(jìn)制數(shù)字 （ 4）物理量文字 表示時(shí)間、長度等物理量。 段名是多個(gè)下標(biāo)名的組合。 信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象。 位矢量是用雙引號括起來的數(shù)字序列，如“ 0011”， X”00FD”等。它們在STD_LOGIC_1164程序包中的定義語句： TYPE STD_LOGIC_VECTOR IS ARRAY(Natural Range ) OF STD_LOGIC。 信號賦值語句可以出現(xiàn)在進(jìn)程或結(jié)構(gòu)體中，若出現(xiàn)在進(jìn)程或子程序中則是順序語句，若出現(xiàn)在結(jié)構(gòu)體中則是并行語句。 BEGIN IF a THEN n:=b。 ELSEIF (a(4)=?0?) THEN y=“100”。 BEGIN s=s1amp。 y:OUT STD_LOGIC)。 BEGIN temp:=?0?。 ? 也可以寫做： ? 時(shí)鐘上升沿“ IF CLK=?1?AND CLK?LAST_VALUE=?0? AND CLK?EVENT”； ? 時(shí)鐘下降沿“ IF CLK=?0?AND CLK?LAST_VALUE=?1? AND CLK?EVENT”。EVENT AND CLK=39。 ? BEGIN ? PROCESS(CLK) ? BEGIN ? IF clk39。 互動(dòng)搶答 VHDL程序應(yīng)包括三個(gè)基本組成部分，哪三個(gè)？說出名稱和意義。 ? 寄存器并行輸出 ? END reg4。039。039。 ARCHITECTURE example8 OF p_check IS BEGIN PROCESS(a) VARIABLE temp:STD_LOGIC。 USE 。 END mux41。 ELSEIF (a(6)=?0?) THEN y=“110”。 END control1。 賦值語句 變量賦值語句的格式為： 目標(biāo)變量名 :=賦值源（表達(dá)式） 例如 x:=。 注意： STD_LOGIC數(shù)據(jù)類型中的數(shù)據(jù)是用大寫字母定義的。 VHDL數(shù)據(jù)類型 (布爾 )數(shù)據(jù)類型 FALSE（假）和 TRUE（真），以枚舉類型預(yù)定義，定義語句為： TYPE BOOLEAN IS (FALSE,TRUE)。 a(3 TO 6):=(?1?,?1?,?0?,?1?)。 下標(biāo)名用于指示數(shù)組型變量或信號的某一元素。 十六進(jìn)制數(shù)值 211010001。 第三步 用元件例化產(chǎn)生圖示的電路 LIBRARY IEEE。為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以把它們匯集在程序包中。039。 WHEN 1011=LED7S=01111100。 例 5 七段顯示譯碼器 LIBRARY IEEE。EVENT AND CLK=39。 ena: IN STD_LOGIC。 ARCHITECTURE ONE OF h_adder IS BEGIN so=a XOR b。 END ARCHITECTURE nor1。 聲明 s是標(biāo)準(zhǔn)邏輯位類型的輸入端口 y: OUT STD_LOGIC)。它相當(dāng)于電路中的一個(gè)器件或電路原理圖上的一個(gè)元件符號。因此，庫結(jié)構(gòu)部分還應(yīng)將上面的或門和半加器的VHDL描述包括進(jìn)去，作為工作庫中的兩個(gè)待調(diào)用的元件。 (2) 實(shí)體 or2定義了或門 or2的引腳信號 a、 b(輸入 )和 c(輸出 )，結(jié)構(gòu)體 art1描述了輸入與輸出信號間的邏輯關(guān)系，將輸入信號 a、 b相或后傳給輸出信號端 c，由此實(shí)體和結(jié)構(gòu)體描述一個(gè)完整的或門元件。 端口聲明，方向、數(shù)據(jù)類型名 cout,sum: OUT STD_LOGIC)。 實(shí)體描述器件的輸入、輸出端口和數(shù)據(jù)類型用的程序包 ENTITY or2 IS 實(shí)體 or2的說明 PORT(a,b:IN STD_LOGIC。 (5) 考慮到 MAX+plusII要求源程序文件的名字與實(shí)體名必須一致，因此為了使同一個(gè) VHDL源程序文件能適應(yīng)各個(gè)EDA開發(fā)軟件上的使用要求，建議各個(gè)源程序文件的命名均與其實(shí)體名一致。 VHDL程序設(shè)計(jì)約定 為了便于程序的閱讀和調(diào)試，對 VHDL程序設(shè)計(jì)特作如下約定： (1) 語句結(jié)構(gòu)描述中方括號 “ [ ]”內(nèi)的內(nèi)容為可選內(nèi)容。 VHDL程序設(shè)計(jì)舉例 1．設(shè)計(jì)思路 以 全加器為例 例 2 全加器可以由兩個(gè) 1位的半加器構(gòu)成。 co=NOT (a NAND b)。 名字關(guān)聯(lián)方式 U3:or2 PORT MAP(a=d,b=f,c=cout)。例如，語句 “ U2： h_adder PORT