【正文】 d18 : begin if((clk_ri_shi_r==439。 else if(clk_yue_shi_r=439。d0。d3) clk_ri_shi_r=439。 else if( clk_ri_ge_r==439。b0110_0100,839。b0001_0010,839。d0。b0100_0100,839。 jian_en) clk_ri_shi_r=clk_ri_shi_r439。d17 :begin if(clk_ri_shi_r=439。 else if(clk_ri_shi_r=439。 end endcase end default:。d1。d2 amp。 jia_en)) clk_ri_ge_r=clk_ri_ge_r+439。b1001_0110,839。b0010_0100,839。amp。b1000_0100,839。b0100_0000,839。 clk_shi_ge_r==439。 end 839。d1。 jian_en ) clk_xing_r=clk_xing_r339。b1。b0。d4 amp。b0。b1。amp。 else if(t_1s==2539。b1。b0100_0000_0000_0000。b1001 : yi_r=1639。 439。always (posedge clk or negedge rst_n) if(!rst_n) t_yi=439。output [3:0] clk_ri_ge。input r_en。 (~r8[2])。b0。 //如果按鍵key_r只摁一次，則r5置無效0 assign r_en = r5。 always (posedge clk or negedge rst_n) //檢測按鍵key_r是否是長摁 if(rst_n==139。 else if(key_an1) t_2=2039。//3s=75000_000*40nsreg [19:0] t_2。display i3( //顯示模塊 1602 .clk(clk), .rst_n(rst_n), .r_en(r_en), .yi_en(yi_en), .alr_clk_sw(alr_clk_sw), .sw1(sw1), .sw2(sw2), .sw3(sw3), .alr_clk_shi_shi(alr_clk_shi_shi), .alr_clk_shi_ge(alr_clk_shi_ge), .alr_clk_fen_shi(alr_clk_fen_shi), .alr_clk_fen_ge(alr_clk_fen_ge), .clk_nian_qian(clk_nian_qian), .clk_nian_bai(clk_nian_bai), .clk_nian_shi(clk_nian_shi), .clk_nian_ge(clk_nian_ge), .clk_yue_shi(clk_yue_shi), .clk_yue_ge(clk_yue_ge), .clk_ri_shi(clk_ri_shi), .clk_ri_ge(clk_ri_ge), .clk_xing(clk_xing), .clk_shi_shi(clk_shi_shi), .clk_shi_ge(clk_shi_ge), .clk_fen_shi(clk_fen_shi), .clk_fen_ge(clk_fen_ge), .clk_miao_shi(clk_miao_shi), .clk_miao_ge(clk_miao_ge), .data(data), .rs(rs), .en(en), .rw(rw), .lcd_on(lcd_on), .lcd_blon(lcd_blon), .seg7(seg7), .seg6(seg6), .seg5(seg5), .seg4(seg4))。wire [3:0] clk_yue_ge。output [6:0] seg5。input key_yi。 需要完善的功能點：鬧鐘系統(tǒng)中未設定是否重響，鬧鈴后認為可關閉功能。 在鬧鐘設置開關有效狀態(tài)下，按下功能“加”鍵，鬧鐘的分鐘的個位加1，按下功能“減”則該位減1，若按下設置移位鍵后，再按功能“加”或“減”，則分鐘的十位加1或者減1。 系統(tǒng)綜合報告如下：3．系統(tǒng)代碼的重要變量及模塊名稱由于系統(tǒng)代碼量較大，其中涉及的寄存器變量較多，always塊語句較多，在源代碼的各個文件模塊里面均有詳細的注釋說明，這里不一一列舉，詳見源代碼。178。u 時鐘發(fā)生模塊：基于系統(tǒng)外部輸入基準時鐘源進行秒計數(shù)，產生秒時鐘，在此基礎上可進行相關判斷已經在計數(shù)處理產生其他需要的時間信號。 調整當前時間以及鬧鐘時間，在按鍵累加的功能不變的基礎上，增加一個功能，即當按住累加鍵超過3秒，時間能夠以4Hz的頻率累加。216。④鬧鐘u 功能部分：①時間設定：使用四個按鍵進行控制，分別是：設置復位按鍵，設置移位鍵，功能“加”鍵，功能“減”鍵。本模塊主要功能是實現(xiàn)1602的驅動顯示程序，數(shù)碼管的譯碼驅動程序。178。 若系統(tǒng)復位開關復位，系統(tǒng)所有數(shù)據(jù)復位，按下載時的初始化時間重新運行，即實現(xiàn)可手動復位。 系統(tǒng)還設置了液晶顯示屏的背光開關，顯示開關控制開關，可實現(xiàn)液晶顯示屏的顯示與否，以及背光的有無。第二點收獲是VHDL和Verilog語言之間的比較和聯(lián)系學習，更加深了對硬件描述語言特點的理解，對于在代碼編寫過程中的個人代碼風格有了很好的提高，對于今后開發(fā)FPGA打下必要的基礎。output rs。wire alr_jia。wire [3:0] clk_miao_ge。output yi_en。b1。 //消抖20ms完成后，用類似的方法檢測按鍵在消抖后是否是摁下，摁下為低電平always (posedge clk or negedge rst_n) if(rst_n==139。b0) r5=139。b0) r7=339。d499_999) r8={key_yi,key_jia,key_jian}。 //鬧鐘按鍵 無需復位有效assign alr_jia = r9[1] amp。output [3:0] clk_nian_qian。output [3:0] alr_clk_shi_ge。b0000_0000_0000_0010。 439。b1100 : yi_r=1639。reg [3:0] clk_nian_shi_r =439。reg [3:0] clk_fen_ge_r。b0。d10 ||( yi_r[1] amp。 jia_en )) clk_fen_ge_r=clk_fen_ge_r+439。 else if( yi_r[3] amp。 jia_en )) clk_shi_ge_r=clk_shi_ge_r+439。d10 || ( yi_r[5] amp。 clk_shi_shi_r==439。d8, 839。amp。d1。 end 839。b0100_1000, 839。d10) clk_ri_ge_r=439。b0010_0000,839。b0111_0010,839。d0。 clk_ri_ge_r=439。 jian_en) clk_ri_ge_r=clk_ri_ge_r439。amp。d16, 839。amp。 else if( clk_ri_ge_r==439。b0100_0000,839。b1000_0100,839。 else if(yi_r[9]amp。b0110_0000,839。amp。 end default:begin if(clk_ri_shi_r=439。 jian_en) clk_ri_shi_r=clk_ri_shi_r439。 else if(yi_r[9]amp。 else begin case({clk_yue_shi_r,clk_yue_ge_r}) 839。b1。d10) clk_yue_ge_r=439。 jia_en)) clk_ri_shi_r=clk_ri_shi_r+439。 else if(yi_r[9]amp。 jian_en) clk_ri_shi_r=clk_ri_shi_r439。b1000_1000:begin if(clk_ri_shi_r=439。b0011_0110,839。 jia_en)) clk_ri_shi_r=clk_ri_shi_r+439。b0110_1000, 839。b0001_0110,839。d4) clk_ri_shi_r=439。b1。d7, 839。 clk_shi_ge_r==439。 else if(yi_r[8]amp。d2 amp。 else if(clk_ri_ge_r=439。b0100_1000, 839。 end 839。d1。b0100_0100,839。 jian_en) clk_ri_ge_r=clk_ri_ge_r439。 clk_ri_ge_r=439。 clk_shi_ge_r==439。d5, //1,3,5,7,8,10,12月 839。d4 amp。b0。d6 || ( yi_r[4] amp。 jia_en ))clk_fen_shi_r=clk_fen_shi_r+439。d6 || ( yi_r[2] amp。b0。 else if(clk_miao_ge_r=439。reg [3:0] clk_shi_ge_r。reg [3:0] clk_nian_bai_r =439。b0000_1000_0000_0000。b0110 : yi_r=1639。 439。output [3:0] clk_miao_ge。input alr_clk_set。 //實現(xiàn)時鐘在復位鍵有效下才能進行修改，及顯示屏上光標的移動assign alr_yi = r9[2] amp。b111。 else r6={key_yi,key_jia,key_jian}。b0。 else if(t_2==2039。 always (posedge clk or negedge rst_n) if(rst_n==139。input key_jian。wire [3:0] clk_fen_ge。wire jian_en。input sw3。其次一點非常重要的是更加熟悉了FPGA的開發(fā)流程和相關過程中的重要環(huán)節(jié)。若想退出修改狀態(tài)，此時，短按一下設置復位鍵即可退出，系統(tǒng)正常狀態(tài)下，短按設置復位鍵無效。 系統(tǒng)正常運行時，按萬年歷實時時鐘的功能正常運行，其中，液晶顯示屏1602越每600毫秒更新一次。③d