【正文】 全加器框圖全加器的輸入輸出關(guān)系 輸入 　　 輸出c_in 　 x y 　　c_out sum 0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1 行為描述方式行為描述輸入與輸出間轉(zhuǎn)換的行為，不需包含任何結(jié)構(gòu)信息，它對(duì)設(shè)計(jì)實(shí)體按算法的路徑來(lái)描述。SIGNAL a，b：BIT _VECTOR（0 TO 3）；SIGNAL s：INTEGER RANGE 0 TO 2；SIGNAL x，y：BIT。第一部分，用十進(jìn)制數(shù)標(biāo)明數(shù)值進(jìn)位的基數(shù)；第二部分，數(shù)值隔離符號(hào)“”；第三部分，表達(dá)的文字；第四部分，指數(shù)隔離符號(hào)“”；第五部分，用十進(jìn)制表示的指數(shù)部分，這一部分的數(shù)如果為0可以省去不寫(xiě)?；旌喜僮鞣?*（指數(shù)）、ABS（取絕對(duì)值）STD_LOGIC_ UNSINGED包集合函數(shù)：CONV_INTEGER (A) 由INTEGER，UNSINGED，SINGED轉(zhuǎn)換為 STD_LOGIC_VECTOR 類型標(biāo)記法實(shí)現(xiàn)類型轉(zhuǎn)換類型標(biāo)記就是類型的名稱。實(shí)數(shù)（REAL）、浮點(diǎn)數(shù)（FLOATING）類型；（TIME）時(shí)間是一個(gè)物理量數(shù)據(jù)。在這里位矢量前面的X表示是十六進(jìn)制。在VHDL語(yǔ)言語(yǔ)義約束中，對(duì)類型的要求反映在賦值語(yǔ)句的目標(biāo)與源的一致，表達(dá)式中操作的一致，子類型中約束與類型的一致等許多方面。信號(hào)賦值語(yǔ)句舉例：X= y。常數(shù)說(shuō)明語(yǔ)句格式為：CONSTANT 常數(shù)名：數(shù)據(jù)類型 := 表達(dá)式；例如：CONSTANT Vcc : REAL := 。LIBRARY IEEE。 b : IN STD_LOGIC。 b: IN STD_LOGIC。END and2_arc。END cfg4。 END and2_arc。END sub。 FOR i IN 15 DOWNTO 0 LOOP IF local/ digit=1 THEN Local := local digit。LIBRARY IEEE； 庫(kù)使用說(shuō)明 USE 。 庫(kù)（LIBRARY） 庫(kù)是經(jīng)編譯后的數(shù)據(jù)的集合，它存放包集合定義、實(shí)體定義、結(jié)構(gòu)定義和配置定義。這個(gè)過(guò)程名為vector_to_int實(shí)現(xiàn)將位矢量轉(zhuǎn)換成整數(shù)的功能，在過(guò)程語(yǔ)句執(zhí)行結(jié)束后，將輸入值拷貝到調(diào)用者的OUT和INOUT所定義的變量中，完成子程序和主程序之間的數(shù)據(jù)傳遞。END behave。END nor2_v2。 B3： BLOCK BEGIN Z = s2。 結(jié)構(gòu)體中的信號(hào)定義和端口說(shuō)明一樣，應(yīng)有信號(hào)名稱和數(shù)據(jù)類型定義。 3．雙向模式（INOUT）雙向模式允許信號(hào)雙向傳輸（既可以進(jìn)入實(shí)體，也可以離開(kāi)實(shí)體），雙向模式端口允許引入內(nèi)部反饋。 在層次化系統(tǒng)設(shè)計(jì)中，實(shí)體說(shuō)明是整個(gè)模塊或整個(gè)系統(tǒng)的輸入輸出（I/O）接口；在一個(gè)器件級(jí)的設(shè)計(jì)中，實(shí)體說(shuō)明是一個(gè)芯片的輸入輸出（I/O）。現(xiàn)在，很多著名公司都已投入巨資，致力于這方面的研究開(kāi)發(fā)工作，力求明顯縮短ASIC設(shè)計(jì)及制作周期。各模塊均可在今后被重復(fù)再利用（調(diào)用）。到了90年代，出現(xiàn)了Altera公司的Maxplus Ⅱ等CPLD/FPGA工具軟件，人們可以用Maxplus Ⅱ在PC機(jī)上設(shè)計(jì)由眾多標(biāo)準(zhǔn)邏輯芯片（如74系列等）組成的電路原理圖，然后再用它直接進(jìn)行波形圖仿真測(cè)試，觀察驗(yàn)證電路在各種輸入情況下的輸出信號(hào)波形，及內(nèi)部各點(diǎn)波形，并得到各點(diǎn)的延時(shí)信息，和電路“正常”，“警告”，“出錯(cuò)”等信息。1995年CADENCE公司放棄了Verilog HDL專利，使之成為IEEE標(biāo)準(zhǔn)(IEEE1364)。1985年完成第一版，1987年成為IEEE標(biāo)準(zhǔn)(IEEE1076)，1993年增修為IEEE1164標(biāo)準(zhǔn)并使用至今。 ③脫離實(shí)際應(yīng)用，僅僅介紹最基本的概念和語(yǔ)法規(guī)定，雖有較復(fù)雜的例子但卻少有解釋，難于理解。只要具備一定的硬件專門(mén)知識(shí)，就能隨心所欲地設(shè)計(jì)出功能十分強(qiáng)大的專用智能電路，實(shí)現(xiàn)了“以軟代硬”。 七、HDL/ASIC/EDA的現(xiàn)存問(wèn)題與未來(lái)發(fā)展方向： (HDL) 的現(xiàn)存問(wèn)題與未來(lái)發(fā)展方向： VHDL或Verilog HDL目前尚無(wú)法用于描述模擬電路，跟不上系統(tǒng)芯片SOC（集模/數(shù)于一身）的發(fā)展要求。其中實(shí)體和結(jié)構(gòu)體這兩個(gè)基本結(jié)構(gòu)是必需的，他們可以構(gòu)成最簡(jiǎn)單的VHDL程序。 端口說(shuō)明（PORT） 端口為設(shè)計(jì)實(shí)體和其外部環(huán)境提供動(dòng)態(tài)通信的通道，是對(duì)基本設(shè)計(jì)單元與外部接口的描述，其功能相當(dāng)電路圖符號(hào)的外部引腳。 結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面 。3信號(hào)賦值語(yǔ)句將設(shè)計(jì)實(shí)體內(nèi)的處理結(jié)果向定義的信號(hào)或界面端口進(jìn)行賦值。 PROCESS語(yǔ)句的結(jié)構(gòu)：[進(jìn)程標(biāo)號(hào)] PROCESS [（敏感信號(hào)表）] [IS] [進(jìn)程說(shuō)明語(yǔ)句]BEGIN 順序描述語(yǔ)句END PROCESS [進(jìn)程標(biāo)號(hào)]； 注意：在多個(gè)進(jìn)程的結(jié)構(gòu)體描述中，進(jìn)程標(biāo)號(hào)是區(qū)分各個(gè)進(jìn)程的標(biāo)志。039。 x_flag := FALSE。 BEGIN IF (ab) THEN tmp := a。 USE 。RETURN result。 BEGIN result := vect_to_int (a)+ vect_to_int (b)。LIBRARY IEEE。CONFIGURATION cfg1 OF example_v IS FOR and2_arc END FOR。二輸入與門(mén)源代碼：LIBRARY IEEE。ARCHITECTURE or2_arc OF or2_v ISBEGIN y = a OR b。ENTITY add1_v IS PORT(A : IN STD_LOGIC。 y : OUT STD_LOGIC)。 Co = (A XOR B) AND Cin OR (A AND B)。它可以作為設(shè)計(jì)實(shí)體中的并行語(yǔ)句模塊間交流信息的通道。例如：－，+，－+38 （BIT）用來(lái)表示數(shù)字系統(tǒng)中的信號(hào)值。字符量中的字符可以是從a到z中的任一個(gè)字母，從0到9中的任一個(gè)數(shù)以及空格或者特殊字符，如$，%等等。上述10種數(shù)據(jù)類型是VHDL語(yǔ)言中標(biāo)準(zhǔn)的數(shù)據(jù)類型，在編程時(shí)可以直接引用。類型標(biāo)記法；在VHDL語(yǔ)言中，共有6種邏輯運(yùn)算符，他們分別是： NOT 取反； AND 與； OR 或； NAND 與非； NOR 或非； XOR 異或。注釋舉例：Q：OUT STD_LOGIC _VECTOR（11 DOWNTO 0）；A/D轉(zhuǎn)換數(shù)據(jù)輸出顯示（行注釋）SRAM 數(shù)據(jù)寫(xiě)入控制狀態(tài)機(jī)（段注釋）WRIT_STATE：PROCESS（clk，rst）SRAM寫(xiě)入控制狀態(tài)機(jī)時(shí)序電路進(jìn)程數(shù)字型文字可以有多種表達(dá)方式：可以是十進(jìn)制數(shù)，也可以表示為二進(jìn)制、八進(jìn)制或十六進(jìn)制等為基的數(shù)，可以是整數(shù)，也可以是含有小數(shù)點(diǎn)的浮點(diǎn)數(shù)。文字字符串是用雙引號(hào)引起來(lái)的一串文字。盡管VHDL仿真綜合時(shí)不區(qū)分大小寫(xiě)，但一個(gè)優(yōu)秀的硬件程序設(shè)計(jì)師應(yīng)該養(yǎng)成良好的習(xí)慣。CONSTANT carry_vector: STD_LOGIC_VECTOR (0 TO 3) := “0011”。VHDL短標(biāo)識(shí)符需遵守以下規(guī)則：（1）必須以英文字母開(kāi)頭；（2）英文字母、數(shù)字（0～9）和下劃線都是有效的字符；（3）短標(biāo)識(shí)符不區(qū)分大小寫(xiě)；（4）下劃線（_）的前后都必須有英文字母或數(shù)字。如 60 s（秒） 100 m （米） 177 A（安培）字符是用單引號(hào)引起來(lái)的ASCⅡ字符，可以是數(shù)值，也可以是符號(hào)或字母，如 ‘E’， ‘e’， ‘$’， ‘23’， ‘A’… 字符串是一維的字符數(shù)組，需放在雙引號(hào)中。在MUX+PLUSⅡ中可以看見(jiàn)，敲入 之后，后面字體的顏色就發(fā)生改變。需要指出的是操作符操作的對(duì)象是操作數(shù)，且操作數(shù)的類型應(yīng)該和操作符所要求的類型相一致。其定義如下所示：TYPE STD_LOGIC IS （ ‘U’， 初始值 ‘X’， 不定 ‘0’， 0 ‘1’， 1 ‘Z’， 高阻 ‘W’， 弱信號(hào)不定 ‘L’， 弱信號(hào)0 ‘H’， 弱信號(hào)1 ‘—’ 不可能情況 ）； 9種不同的值 VHDL數(shù)據(jù)類型轉(zhuǎn)換在VHDL程序設(shè)計(jì)中不同的數(shù)據(jù)類型的對(duì)象之間不能代入和運(yùn)算。在系統(tǒng)仿真過(guò)程中可以用這4種狀態(tài)來(lái)提示系統(tǒng)當(dāng)前的工作情況，從而使設(shè)計(jì)人員隨時(shí)了解當(dāng)前系統(tǒng)工作的情況，并根據(jù)系統(tǒng)的不同狀態(tài)采取相應(yīng)的對(duì)策。一般情況下VHDL對(duì)大小寫(xiě)不敏感，但對(duì)字符量中的大小寫(xiě)則認(rèn)為是不一樣的。實(shí)數(shù)的定義值范圍為－+38～++38。變量賦值語(yǔ)句左邊的目標(biāo)變量可以是單值變量，也可以是變量的集合。END add1_v。COMPONENT xor2_v PORT(a : IN STD_LOGIC。 異或門(mén)xor2_v仿真波形全加器源代碼：LIBRARY IEEE。 y: OUT STD_LOGIC)。結(jié)構(gòu)體的配置的書(shū)寫(xiě)格式：FOR 元件例化標(biāo)號(hào):元件名USE ENTITY 庫(kù)名.實(shí)體名(結(jié)構(gòu)體名)。ARCHITECTURE xor2_arc OF example_v IS BEGIN y = a XOR b。VHDL提供了配置語(yǔ)句用于描述各種設(shè)計(jì)實(shí)體和元件之間連接關(guān)系以及設(shè)計(jì)實(shí)體和結(jié)構(gòu)體之間的連接關(guān)系。FUNCTION add(a,b:IN tw16)。 IF s(i)=’1’THEN result := result+1 END IF。第二種語(yǔ)句格式的作用是向本設(shè)計(jì)實(shí)體開(kāi)放指定庫(kù)中的特定程序包內(nèi)的所有內(nèi)容。 PACKAGE BODY bpac IS FUNCTION max (a: STD_LOGIC_VECTOR。 x_flag: OUT BOOLEAN。039。與BLOCK語(yǔ)句不同之處是，在系統(tǒng)仿真時(shí)，PROCESS結(jié)構(gòu)中的語(yǔ)句是按順序逐條向下執(zhí)行的，而不像BLOCK語(yǔ)句那樣并發(fā)執(zhí)行。 結(jié)構(gòu)體構(gòu)造圖: 圖中5種功能描述語(yǔ)句的基本組成和功能分別是：1塊語(yǔ)句（BLOCK）是由一系列并行語(yǔ)句構(gòu)成的組合體，它的功能是將結(jié)構(gòu)體中的并行語(yǔ)句組成一個(gè)或多個(gè)子模塊。 結(jié)構(gòu)體 結(jié)構(gòu)體也叫構(gòu)造體，結(jié)構(gòu)體描述了基本設(shè)計(jì)單元（實(shí)體）的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系，也就是說(shuō)它定義了設(shè)計(jì)實(shí)體的功能，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制定了實(shí)體內(nèi)部元件的連接關(guān)系。 Add_bus:OUT STD_LOGIC_VECTOR(addrwidth1 DOWNTO 0)。第一章 VHDL基本結(jié)構(gòu) 實(shí)體 結(jié)構(gòu)體 塊、子程序和進(jìn)程 庫(kù)和程序包 配置 一個(gè)完整的VHDL程序，或者說(shuō)設(shè)計(jì)實(shí)體，通常要求最低能為VHDL綜合器所支持，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元，即元件的形式而存在的VHDL程序。用戶可以直接使用而不需進(jìn)行設(shè)計(jì)/驗(yàn)證。這無(wú)疑是（數(shù)字）電路設(shè)計(jì)史上最具革命性的飛躍。