【正文】 其邏輯圖為： 圖 42 時 鐘分頻模塊 這里進(jìn)行了 5000 分頻（其 VHDL 程序代碼見附錄），最后輸出時鐘接近1KHz。139。 END IF。 WHEN OTHERS=DS=X00。 WHEN100=OU=STL。 STH=XA。這個模塊由 JTD_DIS 模第三章 信號控制器模塊的設(shè)計 26 塊實(shí)現(xiàn)，如下圖示 ： 圖 38 顯示模塊 該模塊的源程序如下： LIBRARY IEEE。 WHEN 001=LT=10000001。 M, S: IN STD_LOGIC_VECTOR (2 DOWNTO 0)。 ELSE BTI (3 DOWNTO 0) = BTI(3 DOWNTO 0)1。 BTI=BLT。 END IF。 BEGIN ART=X55。 END IF。139。當(dāng)特殊運(yùn)行結(jié)束后， 系統(tǒng)繼續(xù)正常工作。 計時電路：按照交通燈的燈亮?xí)r間和燈亮順序，設(shè)定 A 和 B 兩個方向的計時器的初值，以及在秒脈沖 CLK 的作用下進(jìn)行減 1 的計數(shù)，并為掃描電路提供倒計時時間。 （ 3） CPLD 比較適合于實(shí)現(xiàn)各種算法和組合邏輯；而 FPGA 比較適合于有時序邏輯較多的電路。易于進(jìn)行功能擴(kuò)展，可以利用頻率計的核心技術(shù)，改造成其它成品。在編譯之前，可先進(jìn)行功能仿真。 用戶首先對所做項(xiàng)目進(jìn)行設(shè)計，明確設(shè)計目的、設(shè)計要求；然后利用原理圖輸入方式或文本輸入方式進(jìn)行 設(shè)計輸入輸出 完成后，進(jìn)行編譯，若第一章 緒 論 12 編譯過程中發(fā)現(xiàn)錯誤，則檢查設(shè)計輸入，修改編 碼，直至沒有錯誤發(fā)生 :編譯完成后，就可以進(jìn)行仿真， MAX+PLUSⅡ具有門級仿真器，可以進(jìn)行功能仿真和時序仿真，能產(chǎn)生精確的仿真結(jié)果，檢查設(shè)計是否達(dá)到設(shè)計要求，否則還需要重新檢查設(shè)計輸入 。每個 I/O 有一個雙向的 I/O 緩沖器和以即可作輸入寄存器也可作輸出寄存器的觸發(fā)器。由于陣列型 CPLD 通常只有少數(shù)幾個專用輸入端大部分端口均為 I/O 端，而且系統(tǒng)的輸入常常需要鎖存，因此 I/O 常常作為一個獨(dú)立的單元來處理。 VHDL 程序基本結(jié)構(gòu) 一個相對完整的 VHDL 程序（或稱為設(shè)計實(shí)體）具有如圖 11 所示的比較固定的結(jié)構(gòu)。 VHDL 語言作為一種標(biāo)準(zhǔn)的硬件描述語言，具有結(jié)構(gòu)嚴(yán)謹(jǐn)、描述能力強(qiáng)的特點(diǎn)，支持從系統(tǒng)級 電路 到邏輯門級電路所有層次的設(shè)計，適合于復(fù)雜邏輯電路和系統(tǒng)的設(shè)計。 開放性和標(biāo)準(zhǔn)性 框架是一種軟件平臺結(jié)構(gòu)，它為 EDA 工具提供了操作環(huán)境。這一模式使開發(fā)者從一開始就要考慮到產(chǎn)品生存周期的諸多方面，包括質(zhì)量、成本、開發(fā)時間及用戶的需要，等等。 —— EDA技術(shù) EDA(Electronic Design Automation)即電子設(shè)計自動化，伴隨著計算機(jī)、集成電路、電子系統(tǒng)設(shè)計的發(fā)展，經(jīng)歷了計算機(jī)輔助設(shè)計（ CAD）、計算機(jī)輔助工程設(shè)計設(shè)計（ CAE）和電子設(shè)計自動化（ EDA）三個發(fā)展階段。 The keyboard control module realizes the controller module condition choice by the way choice。 The controller module sends out the signal after the drive current module39。在現(xiàn)代電子系統(tǒng)設(shè)計領(lǐng)域， EDA 技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計的重要手段。 “自頂向下”（ Top_down）的設(shè)計方法由“自底向上”（ Bottom_up） 這種設(shè)計方法改變而來?？蚣艿年P(guān)鍵在于提供與硬件平臺無關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計數(shù)據(jù)和設(shè)計流程的管理等，此外還應(yīng)包括各種與數(shù)據(jù)庫相關(guān)的服務(wù)項(xiàng)目。作為一種高級硬件描述語言， VHDL 語言特點(diǎn)如下： 具有強(qiáng)大的描述能力：與其它的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力。至少應(yīng)包括三個基本組成部分：庫、程序包使用說明，實(shí)體說明和實(shí)體對應(yīng)的結(jié)構(gòu)體說明。 可編程連線陣列 可編程連線陣列的作用是 在各邏輯宏單元之間以及邏輯宏單元和 I/O單元之間提供互連網(wǎng)絡(luò)。 FLEX10K 系列器件內(nèi)部信號的互連是通過行列快速互連通道和 LAB 局部互連通道實(shí)現(xiàn)的 。 在適配（ Fitter）之后， MAX+PLUSⅡ生成供時序仿真用的不同格式的網(wǎng)表文件。在點(diǎn)擊“ piler”之后， 在菜單欄中選擇“ processing” ,出現(xiàn)下拉菜單，在“ Function SNF extractor”前打第一章 緒 論 13 對號即選擇了功能仿真，再 開始編譯。實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易。 基于上述 CPLD 與 FPGA 有這么多的異同點(diǎn)，根據(jù)其各自結(jié)構(gòu)、功能等特點(diǎn)，以及交通燈的產(chǎn)品規(guī)模、耗費(fèi)實(shí)際因素， 選擇本設(shè)計應(yīng)用 CPLD 來實(shí)現(xiàn)。 掃描顯示電路：對計時電路的 輸出計時信號進(jìn)行選通、譯 碼，實(shí)現(xiàn)倒計時的動態(tài)顯示。 第三章 信號控制器模塊的設(shè)計 19 當(dāng)系統(tǒng)總復(fù)位時，控制電路和計時電路復(fù)位，信號燈全部熄滅。THEN Q=000。 END IF。 AGT=X40。 IF M=001THEN ATI=X01。 WHEN 101=BTI=ABYT。 BTI (7 DOWNTO 4) = BTI (7 DOWNTO 4)。 ABL: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 WHEN 010=LT=01000001。 USE 。 PROCESS (CLR, CLK1K) BEGIN IF CLR=39。 WHEN101=OU=STH。 END CASE。 END PROCESS。) THEN Q=Q+1。程序中調(diào)用了偶數(shù)分頻器 。 時鐘分頻 由于這里使用外部晶體振蕩器的頻率為 5MHz，這個頻率對于鍵盤掃描來說肯定太高，所以這里用了一個分頻器來得到適合鍵盤程序使用的輸入時鐘。EVENT AND CLK1K=39。 ELSE DIS=DS。 WHEN XA=DS=X4F。 WHEN011=OU=AT (7 DOWNTO 4)。M0。其輸出用來驅(qū)動七 位數(shù)碼管，每個方向有兩位顯示 ， 并且采用動態(tài)掃描方式 。 IF M=100THEN CASE S IS WHEN 000=LT=00010100。 ENTITY JTD_LIGHT IS PORT (CLR: IN STD_LOGIC。 BTI (7 DOWNTO 4) = BTI (7 DOWNTO 4)1。 WHEN 100=ATI=ART。 BTI=X51。 SIGNAL BRT, BGT, BLT: STD_LOGIC_VECTOR (7 DOWNTO 0)。 END IF。 BEGIN PROCESS (CLR, CLK, M, AT, BT) 第三章 信號控制器模塊的設(shè)計 20 BEGIN IF CLR=39。此時交通燈按照工作方式， 計時電路停止計時，計時時間閃爍顯示。 控制電路：根據(jù) M2~M0 信號，產(chǎn)生系統(tǒng)狀態(tài)，控制其他部分協(xié)調(diào)工作。 （ 2） CPLD 內(nèi)連續(xù)性的布線結(jié)構(gòu)使其時序延遲具有均勻性和可預(yù)測性；而PFGA 具有的分布線結(jié)構(gòu)使其時序延遲具有不可預(yù)測性。將所有器件集成在一塊芯片上，體積大大減小的同時，還提高了穩(wěn)定性，并且可應(yīng)用 EDA 軟件仿真，調(diào)試，每個設(shè)計人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本。然后在選擇“ MAX+PLUSⅡ” → “ piler”，之后再點(diǎn)擊“ start”進(jìn)行編譯。 MAX+PLUSⅡ具有的新、舊宏功能模塊及在平臺的幫助菜單，十分便于設(shè)計者運(yùn)用這些模塊完成較復(fù)雜的設(shè) 計。位于行和列兩端的 I/O 單元。 可編程 I/O 單元 I/O 單元是內(nèi)部信號到 I/O 引腳的接口部分。如果設(shè) 計的目標(biāo)是想將設(shè)計綜合到高密度現(xiàn)場可編程邏輯器件中，那么， VHDL 可以高效的使設(shè)計產(chǎn)品快速上市 。原因是由 VHDL 強(qiáng)大的自身功能和特點(diǎn)決定的。根據(jù)指定的目標(biāo)庫映射成新的網(wǎng)表。 并行工程和“自頂向下 ”設(shè)計方法 根據(jù)美國防衛(wèi)分析研究所 R338 報告中的定義，所謂并行工程是指 一種系 統(tǒng)化的、集成化的、并行的產(chǎn)品及相關(guān)過程的開發(fā)模式（相關(guān)過程主要指制造和維護(hù)）。通過 CPLD 芯片與外圍電路的配合實(shí)現(xiàn)對交通燈信號控制的發(fā) 生， 最終實(shí)現(xiàn)設(shè)計的要求。 關(guān)鍵詞： 信號控制器， 電子設(shè)計自動化 （ EDA） ， 復(fù)雜可編程門器件 （ CPLD） Abstract II Abstract With the development of the integrated circuit (IC) technology, electronic design automation (EDA) has gradually bee the important design method. It has already widely applied in the analog and the digital circuit system and many other domains. This design uses the EDA technology, selects VHDL hardware circuit description language which is widespread applied present, and the CPLD chip and the corresponding periphery ponent to realize the traffic light signal controller design. This system circuit includes crystal oscillator, frequency divider, keyboard control module, controller module, drive current module and display module six parts. The high frequency signal which is produced by the crystal oscillator produces is divided by frequency division to a time impulse and provides the signal impulse for the keyboard dynamic scanning and the controller module。s actuation, realizes the display module function. The above part pletes are realized by the peripheral circuit. The others are realized by CPLD ponent through the software programming and plete the transportation directive function finally. The EDA technology causes the electronic circuit designer can plete system hardware function realization only with the hardware description language and the EDA software platform. It also raises the rated capacity enormously, reduces the design cycle and saves the designed cost. Key words: signal controller, electronic design automation (EDA), plex programmable logic device (CPLD) 目 錄 III 目 錄 摘 要 ..................................................................................................... .Ⅰ ABSTRACT（英文摘要） ........................................................................ .Ⅱ 目