【正文】 OUT std_logic_vector(2 downto 0)。END COMPONENT。entity top isPort(S_S : in STD_LOGIC。八、實(shí)驗(yàn)結(jié)論：、本次實(shí)驗(yàn)實(shí)現(xiàn)了秒表的計(jì)數(shù)，復(fù)位，暫停，鎖顯等功能，讓我充分了解和認(rèn)識(shí)到ISE 和Modelsim軟件的強(qiáng)大功能和FPGA 技術(shù)的優(yōu)越性。六、仿真結(jié)果與分析：：由圖可得，10位計(jì)數(shù)器從0000計(jì)到1001 6位計(jì)數(shù)器的產(chǎn)生由圖可得，6位計(jì)數(shù)器從0000計(jì)到0101。譯碼模塊的功能是對(duì)之前計(jì)數(shù)模塊的計(jì)數(shù)值進(jìn)行譯碼，使其可以在數(shù)碼管上顯示出來(lái)。當(dāng)清零控制鍵按下時(shí)，控制模塊控制技術(shù)模塊清零，故要兩個(gè)輸出使能端?？紤]到秒表的暫停和清零等功能，在設(shè)計(jì)計(jì)數(shù)器模塊時(shí)，必須有時(shí)鐘輸入端、使能以及清零端。在構(gòu)建計(jì)數(shù)范圍從00’00”0059’59”99的秒表時(shí)，從數(shù)碼管顯示的角度可知，需要建立模六和模十兩種計(jì)數(shù)模塊進(jìn)行組合形成。 掃描顯示的控制電路：包括掃描計(jì)數(shù)器、數(shù)據(jù)選擇器和7段譯碼器，控制8個(gè)數(shù)碼管以?huà)呙璺绞斤@示計(jì)時(shí)結(jié)果。3，再次按下該鍵，秒表繼續(xù)計(jì)時(shí)。后仿真利用在布局布線(xiàn)中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。布局、布線(xiàn)將第 3 步生成的網(wǎng)表文件調(diào)入 PLD 廠(chǎng)家提供的軟件中進(jìn)行布線(xiàn)，即把設(shè)計(jì)好的邏輯安放到 CPLD／FPGA 內(nèi)。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于ASIC的芯片上。以硬件描述語(yǔ)言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。關(guān)鍵詞：FPGA，VHDL，ISE，ModelSim目錄緒論.........................................................4第一章實(shí)驗(yàn)任務(wù)…………………………………..5第二章系統(tǒng)需求和解決方案計(jì)劃………..5第三章設(shè)計(jì)思路…………………………………..6第四章系統(tǒng)組成和解決方案………………..6第五章各分模塊原理……………………………8第六章仿真結(jié)果與分析………………………..11第七章分配引腳和下載實(shí)現(xiàn)…………………13第八章實(shí)驗(yàn)結(jié)論…………………...………………14 緒論： 課程介紹：《現(xiàn)代電子技術(shù)綜合實(shí)驗(yàn)》課程通過(guò)引入模擬電子技術(shù)和數(shù)字邏輯設(shè)計(jì)的綜合應(yīng)用、基于MCU/FPGA/EDA技術(shù)的系統(tǒng)設(shè)計(jì)等綜合型設(shè)計(jì)型實(shí)驗(yàn)，對(duì)學(xué)生進(jìn)行電子系統(tǒng)綜合設(shè)計(jì)與實(shí)踐能力的訓(xùn)練與培養(yǎng)。①②④C。6B。1約分=第18題1如圖，正方形網(wǎng)格中，每個(gè)小正方形的邊長(zhǎng)為1，則網(wǎng)格上的△ABC是______三角形．1已知菱形ABCD的周長(zhǎng)為20cm，且相鄰兩內(nèi)角之比是1∶2，則菱形的兩條對(duì)角線(xiàn)的長(zhǎng)和面積分別是 ________．1一個(gè)三角形的三邊長(zhǎng)分別為4，5，6，、如圖5，若點(diǎn) 在反比例函數(shù) 的圖象上，軸于點(diǎn)，的面積為3，則．1在矩形 中，平分，過(guò) 點(diǎn)作 于，延長(zhǎng)、交于點(diǎn)，下列結(jié)論中：① ；② ；③；④，正確的。該數(shù)字頻率計(jì)采用測(cè)頻的方法，能準(zhǔn)確的測(cè)量頻率在10Hz到100MHz之間的信號(hào)。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。使用編譯工具編譯源文件HDL 的編譯器有很多，ACTIVE 公司，MODELSIM 公司，SYNPLICITY 公司，SYNOPSYS 公司，VERIBEST公司等都有自己的編譯器。這就好像在設(shè)計(jì) PCB 時(shí)的布局布線(xiàn)一樣。編程，下載如果前幾步都沒(méi)有發(fā)生錯(cuò)誤，并且符合設(shè)計(jì)要求，這一步就可以將由適配器等產(chǎn)生的配置或下載文件通過(guò)編程器或下載電纜下載到目標(biāo)芯片中。二、系統(tǒng)需求和解決方案計(jì)劃：在項(xiàng)目開(kāi)始設(shè)計(jì)時(shí)，首先要確定系統(tǒng)的需求并發(fā)展出一個(gè)針對(duì)這些需求的計(jì)劃。消除按鍵抖動(dòng)的影響；每按一次鍵，只輸出一個(gè)脈沖，其寬度為一個(gè)時(shí)鐘周期。設(shè)計(jì)框圖如下：五、各分模塊原理：、48M1K分頻器對(duì)晶振振蕩器產(chǎn)生的時(shí)鐘信號(hào)進(jìn)行分頻，產(chǎn)生時(shí)間基準(zhǔn)信號(hào)。如下為模6和模10計(jì)數(shù)器代碼：、模6計(jì)數(shù)器為了實(shí)現(xiàn)在秒表計(jì)數(shù)是05的計(jì)數(shù)部分，故須設(shè)計(jì)一個(gè)模6計(jì)數(shù)器，輸入時(shí)鐘信號(hào)、使能和清零，遇上升沿則記一次數(shù)，當(dāng)從0記到5時(shí)，進(jìn)位端（用于與下一級(jí)計(jì)數(shù)器級(jí)聯(lián)）有效，且遇上升沿后從5變到0，并且輸出的還有每一時(shí)刻的計(jì)數(shù)值。當(dāng)使能端有效的情況下，將輸入6組數(shù)據(jù)輸出。l、計(jì)數(shù)器模塊由模6和模10計(jì)數(shù)器級(jí)聯(lián)而成。比如七段LED 管的控制信號(hào)就連接到實(shí)際電路的七個(gè)引腳。而下載實(shí)現(xiàn)是從外部來(lái)觀(guān)察程序的實(shí)現(xiàn)效果，更直觀(guān)，但不具有準(zhǔn)確性。Out8: out STD_LOGIC_VECTOR(7 downto 0)。clear : IN std_logic。END COMPONENT。j_clr : OUT std_logic。t_2 : IN std_logic_vector(3 downto 0)。t22 : OUT std_logic_vector(2 downto 0))。t22 : IN std_logic_vector(2 downto 0)。signal dao1,dao2,dao3,dao5,daoA,daoB,daoC,daoE:std_logic_vector(3 0)。Inst_latch: latch PORT MAP(t_0 = dao1, t_00 = dao2, t_1 = dao3, t_11 = dao4, t_2 = dao5, t_22 = dao6, display_in =lock_A , t0 =daoA, t00 =daoB, t1 =daoC, t11 =daoD, t2 =daoE, t22 =daoF)。end counter10。co : out STD_LOGIC。clear : in STD_LOGIC。end counter。daout : OUT std_logic_vector(3 downto 0))。signal clk_100:std_logic。Inst_counter10_4: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out4，co = co_out5，daout = daout5)。s_en : out STD_LOGIC)。architecture Behavioral of fenpingqi_48m_1k is signal counter:STD_LOGIC_VECTOR(15 downto 0)。entity fenpingqi_1k_100 isPort(clk : in STD_LOGIC。t0 : in STD_LOGIC_VECTOR(3 downto 0)。end display。t_00 : in STD_LOGIC_VECTOR(3 downto 0)。t1 : out STD_LOGIC_VECTOR(3 downto 0)。key_in : in STD_LOGIC。 then if t =3 then k1end Behavioral第五篇：電子科技大學(xué)實(shí)驗(yàn)報(bào)告電子科技大學(xué)信息與軟件學(xué)院實(shí) 驗(yàn) 報(bào) 告（實(shí)驗(yàn)）課程名稱(chēng)學(xué)生姓名學(xué)生學(xué)號(hào)電子科技大學(xué)教務(wù)處制表電 子 科 技 大 學(xué)實(shí)驗(yàn)報(bào)告學(xué)生姓名：學(xué) 號(hào)：指導(dǎo)教師： 實(shí)驗(yàn)地點(diǎn)：實(shí)驗(yàn)時(shí)間：一、實(shí)驗(yàn)室名稱(chēng)：二、實(shí)驗(yàn)項(xiàng)目名稱(chēng)：三、實(shí)驗(yàn)學(xué)時(shí)：4學(xué)時(shí)四、實(shí)驗(yàn)原理：五、實(shí)驗(yàn)?zāi)康模毫?、?shí)驗(yàn)內(nèi)容：七、實(shí)驗(yàn)器材（設(shè)備、元器件）：八、實(shí)驗(yàn)步驟：九、實(shí)驗(yàn)數(shù)據(jù)及結(jié)果分析：十、實(shí)驗(yàn)結(jié)論：十一、總結(jié)及心得體會(huì)：十二、對(duì)本實(shí)驗(yàn)過(guò)程及方法、手段的改進(jìn)建議：報(bào)告評(píng)分：指導(dǎo)教師簽字：