【正文】 載入ROM地址鎖存器167。分解指令，必須找出各個(gè)指令的共同點(diǎn)，以盡量少而合理的微操作來實(shí)現(xiàn)指令的具體執(zhí)行過程?？梢来伪硎緸镾1P1（狀態(tài)1拍1）、S1P2（狀態(tài)1拍2）、……、S6P1（狀態(tài)6拍1）、S6P2（狀態(tài)6拍2），每個(gè)節(jié)拍持續(xù)一個(gè)振蕩周期，每個(gè)狀態(tài)持續(xù)2個(gè)振蕩周期。而這些微操作所對應(yīng)的脈沖信號，在時(shí)間上有嚴(yán)格的先后次序，這些次序就是計(jì)算機(jī)的時(shí)序。它主要由九個(gè)部件組成，這九個(gè)部件是：1個(gè)8位的中央處理器；4KB/8KB的只讀存儲(chǔ)器；128字節(jié)/256字節(jié)的數(shù)據(jù)存儲(chǔ)器（RAM）；32條I/O線；2個(gè)或3個(gè)定時(shí)器/計(jì)數(shù)器；1個(gè)具有5個(gè)中斷源、2個(gè)優(yōu)先級的中斷嵌套結(jié)構(gòu)；用于多處理機(jī)通信、I/O擴(kuò)展或全雙工UART（通用異步接收發(fā)器）的串行口；特殊功能寄存器（SFR）；以及一個(gè)片內(nèi)振蕩器和時(shí)鐘電路。由于這種接口輸出沒有高阻狀態(tài)，輸入也不能鎖存，故不是真正的雙向I/O口。②ALE/PROG（30腳）：當(dāng)訪問外部存儲(chǔ)器時(shí)，ALE（允許地址鎖存）的輸出用于鎖存地址的低位字節(jié)。下面按其引腳功能分為四部分?jǐn)⑹鲞@40條引腳的功能。 MCS51單片機(jī)的總體結(jié)構(gòu) MCS－51單片機(jī)硬件結(jié)構(gòu)的特點(diǎn)MCS51單片機(jī)的基本組成如下：一個(gè)8位的微處理器。廣東省政府同樣對集成電路設(shè)計(jì)給予了充分的重視，并且在華南理工大學(xué)建立了廣東集成電路設(shè)計(jì)與培訓(xùn)中心。 本次畢業(yè)設(shè)計(jì)的意義及目標(biāo) 畢業(yè)設(shè)計(jì)的意義目前我國的信息產(chǎn)業(yè)正在迅猛發(fā)展，但作為其支撐的集成電路產(chǎn)業(yè)卻還出于比較落后的狀況。缺點(diǎn)：跟MAX＋Plus II一樣，Quartus II的缺點(diǎn)也是對VHDL語言支持不是太好。而隨著硬件的發(fā)展，支持51系列的開發(fā)工具也越來越多，在編程語言的選擇上也越來越靈活（如C、Basic等語言）。此階段的主要特征是一方面發(fā)展16位單片機(jī)及專用單片機(jī)，另一方面又不斷完善高檔8位單片機(jī)，改善其結(jié)構(gòu)，以滿足不同用戶的需要。第二階段（1974～1978年）：初級單片機(jī)階段。單片機(jī)（Micro Control Unit， MCU）以它的優(yōu)異的控制功能，在工控領(lǐng)域、智能化儀器儀表系統(tǒng)等日益顯示著強(qiáng)大的生命力。VHDL支持對大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。VHDL有良好的可讀性。然而，隨著HDL應(yīng)用的逐步深入，人們發(fā)現(xiàn)，各種非標(biāo)準(zhǔn)HDL之間存在的差異已成為束縛設(shè)計(jì)者選擇最佳的設(shè)計(jì)環(huán)境和進(jìn)行相互交流的巨大障礙。 VHDL語言簡介 硬件描述語言隨著電子技術(shù)的發(fā)展，集成電路的規(guī)模越來越大，復(fù)雜程度也越來越高。8．芯片制造將版圖交付廠家進(jìn)行芯片的流片生產(chǎn)。 集成電路設(shè)計(jì)流程現(xiàn)代集成電路設(shè)計(jì)的基本流程如下圖所示：從圖中可以看出，集成電路設(shè)計(jì)過程是從頂向下的過程，其流程大致如下：1．行為設(shè)計(jì)硬件設(shè)計(jì)者根據(jù)客戶的功能定義進(jìn)行行為設(shè)計(jì)，對各個(gè)電路功能模塊用硬件描述語言（HDL）完成行為級描述。有遠(yuǎn)見的整機(jī)廠商和創(chuàng)業(yè)者包括風(fēng)險(xiǎn)投資基金（VC）看到ASIC的市場和發(fā)展前景，紛紛開始成立專業(yè)設(shè)計(jì)公司和IC設(shè)計(jì)部門，一種無生產(chǎn)線的集成電路設(shè)計(jì)公司（Fabless）或設(shè)計(jì)部門紛紛建立起來并得到迅速的發(fā)展。這時(shí)的IC設(shè)計(jì)和半導(dǎo)體工藝密切相關(guān)。其中，重點(diǎn)講述控制/譯碼模塊的實(shí)現(xiàn)。 各部分模塊的初步劃分 22 總體設(shè)計(jì)思想 22 各模塊的劃分 22 各模塊的簡單說明 24第三章 譯碼/控制模塊的實(shí)現(xiàn) 26167。目錄摘要 3Abstract 4第一章 緒論 5167。 MCS51單片機(jī)的指令分解 19 CPU時(shí)序 19 指令分解 20167。本文詳細(xì)介紹應(yīng)用VHDL語言進(jìn)行MCS－51兼容單片機(jī)開發(fā)的過程，包括指令的分解、模塊的劃分以及功能的實(shí)現(xiàn)等。這一時(shí)期IC制造商（IDM）在IC市場中充當(dāng)主要角色，IC設(shè)計(jì)只作為附屬部門而存在。一方面標(biāo)準(zhǔn)化功能的IC已難以滿足整機(jī)客戶對系統(tǒng)成本、可靠性等要求，同時(shí)整機(jī)客戶則要求不斷增加IC的集成度，提高保密性，減小芯片面積使系統(tǒng)的體積縮小，降低成本，提高產(chǎn)品的性能價(jià)格比，從而增強(qiáng)產(chǎn)品的競爭力，得到更多的市場份額和更豐厚的利潤；另一方面，由于IC微細(xì)加工技術(shù)的進(jìn)步，軟件的硬件化已成為可能，為了改善系統(tǒng)的速度和簡化程序，故各種硬件結(jié)構(gòu)的ASIC如門陣列、可編程邏輯器件（包括FPGA）、標(biāo)準(zhǔn)單元、全定制電路等應(yīng)運(yùn)而生，其比例在整個(gè)IC銷售額中1982年已占12％；其三是隨著EDA工具（電子設(shè)計(jì)自動(dòng)化工具）的發(fā)展，PCB設(shè)計(jì)方法引入IC設(shè)計(jì)之中，如庫的概念、工藝模擬參數(shù)及其仿真概念等，設(shè)計(jì)開始進(jìn)入抽象化階段，使設(shè)計(jì)過程可以獨(dú)立于生產(chǎn)工藝而存在。IC設(shè)計(jì)企業(yè)則更加接近市場和了解市場，通過創(chuàng)新開發(fā)出高附加值的產(chǎn)品，直接推動(dòng)著電子系統(tǒng)的更新?lián)Q代；同時(shí)，在創(chuàng)新中獲取利潤，在快速、協(xié)調(diào)發(fā)展的基礎(chǔ)上積累資本，帶動(dòng)半導(dǎo)體設(shè)備的更新和新的投入；IC設(shè)計(jì)業(yè)作為集成電路產(chǎn)業(yè)的龍頭，為整個(gè)集成電路產(chǎn)業(yè)的增長注入了新的動(dòng)力和活力。7．版圖生成與驗(yàn)證對布局布線生產(chǎn)的版圖進(jìn)行仿真驗(yàn)證。167。這些硬件描述語言各具特色，逐步成為描述硬件電路的重要手段。VHDL支持層次話設(shè)計(jì)，可以在VHDL的環(huán)境下，完成從簡練的設(shè)計(jì)原始描述，經(jīng)過層層細(xì)化求精，最終獲得可直接付諸生產(chǎn)的電路級或版圖參數(shù)描述的全過程。與工藝技術(shù)有關(guān)的參數(shù)可通過VHDL提供的屬性加以描述，工藝改變時(shí)，只需要修改相應(yīng)程序中的屬性參數(shù)即可。在這種情況下，單片機(jī)應(yīng)運(yùn)而生了。從此拉開了研制單片機(jī)的序幕。第四階段（1983年～）：8位單片機(jī)鞏固發(fā)展和16位單片機(jī)推出階段。80年代中期，Intel公司將8051的內(nèi)核使用權(quán)以專利互換和出售的形式轉(zhuǎn)給世界上許多著名的IC制造廠商，如PHILIPS、西門子、AMD、OKI、NEC、Atmel等，這樣8051就變成有眾多制造廠商支持的、發(fā)展出上百個(gè)品種的大家族。與結(jié)構(gòu)無關(guān) MAX+PLUS II系統(tǒng)的核心Compiler（編譯程序）支持從Classic到FLEX10K的Altera全部系列的PLD產(chǎn)品，提供與結(jié)構(gòu)無關(guān)的PLD設(shè)計(jì)開發(fā)環(huán)境，具有強(qiáng)大的邏輯綜合與優(yōu)化功能。Quartus II適用于Altera高容量可編程邏輯器件（PLD），包括APEXII器件系列。167。所有的這一切，都預(yù)示著一場集成電路設(shè)計(jì)與制造的大戰(zhàn)役即將在我國吹響進(jìn)軍號。第二章 系統(tǒng)總體規(guī)劃與構(gòu)思167。 MCS51單片機(jī)的引腳描述MCS51系列單片機(jī)通常采用40引腳的雙列直插封裝（DIP方式）。Vcc掉電期間，此引腳可接上備用電源，以保持內(nèi)部RAM的數(shù)據(jù)不丟失。②P1口（1腳～8腳）：是8位準(zhǔn)雙向I/O口。表2－1 P3各口的第二功能定義口線引腳第二功能10RxD（串行輸入口）11TxD（串行輸出口）12INT0（外部中斷0）13INT1（外部中斷1）14T0（定時(shí)器0外部輸入）15T1（定時(shí)器1外部輸入）16WR（外部數(shù)據(jù)存儲(chǔ)器寫脈沖）17RD（外部數(shù)據(jù)存儲(chǔ)器讀脈沖） MCS－51片內(nèi)總體結(jié)構(gòu)MCS－。在執(zhí)行程序時(shí)，單片機(jī)指令經(jīng)過指令譯碼，被翻譯成一系列微操作控制信號，控制相應(yīng)的單元完成一定微操作。③ 機(jī)器周期：一個(gè)機(jī)器周期由6個(gè)狀態(tài)（12個(gè)振蕩脈沖）組成，即6個(gè)時(shí)鐘周期，12個(gè)振蕩周期。這些指令從長度上看有單字節(jié)、雙字節(jié)和三字節(jié)之分，從執(zhí)行時(shí)間上看有單周期、雙周期和4周期指令的不同。S2p1的下降延ALE為低S2P2讀psw(4)和psw(3)，同時(shí)取IR中最低3位，算出RAM地址值：（RS1RS0）8+rS3P1根據(jù)得出的RAM地址值從對應(yīng)RAM讀 讀出數(shù)據(jù)到TMP1S3P2把PC值載入ROM地址鎖存器S4P1在s4p1的下降延，ALE為高，將ROM相應(yīng)地址處內(nèi)容鎖存倒指令寄存器IRS4P2由于是單字節(jié)指令，故程序計(jì)數(shù)器不再加一S5P1程序計(jì)數(shù)器的值更新到PC。因此，在本51內(nèi)核的設(shè)計(jì)中，將按照由頂向下的設(shè)計(jì)方法，用人工的方法對芯片進(jìn)行劃分。譯碼方式也有集中譯碼和分別譯碼兩種備選方案。完成RAM所具有的功能。通用異步發(fā)送/接收模塊（UART）：模塊中包括寄存器串行控制寄存器SCON，特殊功能寄存器PCON和發(fā)送緩存器SBUF。DPTR：模塊中包括DPTR寄存器。在每個(gè)S1P1時(shí)刻檢查如果有中斷申請，則判斷如果當(dāng)前指令不是RETI （如果是訪問IE或IP的話，由中斷部分控制等到下一條指令開始執(zhí)行后再申請中斷）則響應(yīng)該中斷，在接下來的3個(gè)指令周期內(nèi)把PC壓棧，和跳到相應(yīng)的入口處。這個(gè)辦法的原理是引入專門的控制信號（長度為24或48位矢量），在S1P2譯碼過程中，根據(jù)指令的類別對這些信號賦值。指令代碼(InstrCode)：來自ROM模塊的指令代碼；Ex_RW_Flag：外部數(shù)據(jù)存貯器讀寫標(biāo)志，1為讀，0為寫低電平時(shí)為位操作，高電平時(shí)為字節(jié)操作；ALUtoA：提供給ALU的信號，將ALU計(jì)算結(jié)果送至Acc寄存器； InstrCode : in std_Logic_VECTOR(7 downto 0)。 Ex_RW_Flag : out std_Logic。 Save : out std_logic。 BUStoTMP2 : out std_Logic。 signal Time_State: Timing_Name。 signal sDataBus1 : std_logic_vector(23 downto 0)。 signal sRD: std_logic_vector(23 downto 0)。 signal sAtotmp2: std_logic_vector(23 downto 0)。 signal sFuncode1: std_logic_vector(23 downto 0)。程序的開始階段對一些信號進(jìn)行初始化操作。 sRC_CtrlSig2=111111111111111111111111。 sRC_CtrlSig2=111111111111111111111111。 sFetchBank=011111111111111111111111。 sAlutoa=110111111111111111111111。 then AddrBus=ZZZZZZZZ。 Funcode(2)=sFuncode2(2)。由于工程比較龐大，我們幾個(gè)98級的同學(xué)和另外幾位研究生師兄，在賀前華教授和韋崗教授的指導(dǎo)下進(jìn)行這個(gè)51內(nèi)核的編寫。而我們在設(shè)計(jì)過程中采用的方式是Active HDL ＋ FPGA Express的開發(fā)方式，用這種方式生成的網(wǎng)表在Quartus II中不能很好的得到支持。[5] 中國集成電路網(wǎng)：[6] 可編程邏輯器件網(wǎng)：