【正文】 //在滿足復位鍵key_r有效（r5有效）前提下，按鍵按下才有效，assign jia_en = r5 amp。d499_999) r8={key_yi,key_jia,key_jian}。 else if(key_an3) t_3=2039。b0) r7=339。////用同樣兩拍時鐘的按鍵檢測方法分別檢測按鍵yi，jia，jian，reg [19:0] t_3。b0) r5=139。b0) t_1=2739。 //消抖20ms完成后，用類似的方法檢測按鍵在消抖后是否是摁下，摁下為低電平always (posedge clk or negedge rst_n) if(rst_n==139。b0。b1。//20ms=500_000*40nsreg r1,r2,r3,r4,r5。output yi_en。endmodule按鍵處理模塊文件：module key_scan( clk, rst_n, key_r, key_yi, key_jia, key_jian, r_en, yi_en, jia_en, jian_en, alr_yi, alr_jia, alr_jian)。wire [3:0] clk_miao_ge。wire [3:0] clk_ri_shi。wire alr_jia。output [6:0] seg4。output rs。input key_jia。第二點收獲是VHDL和Verilog語言之間的比較和聯(lián)系學習，更加深了對硬件描述語言特點的理解，對于在代碼編寫過程中的個人代碼風格有了很好的提高，對于今后開發(fā)FPGA打下必要的基礎。178。 系統(tǒng)還設置了液晶顯示屏的背光開關，顯示開關控制開關，可實現(xiàn)液晶顯示屏的顯示與否，以及背光的有無。由此循環(huán)，實現(xiàn)任意修改鬧鐘。 若系統(tǒng)復位開關復位，系統(tǒng)所有數(shù)據(jù)復位，按下載時的初始化時間重新運行，即實現(xiàn)可手動復位。五．結(jié)論以及結(jié)果說明1．系統(tǒng)開發(fā)環(huán)境：216。178。 算法描述：每個消抖處理才用延遲打兩拍的處理方法實現(xiàn)消抖20毫秒，其中對于設定復位按鍵設定長按下達3S為有效輸出，短按一下置無效，在設置復位有效狀態(tài)下其他三個按鍵對于萬年歷時鐘部分方有效。本模塊主要功能是實現(xiàn)1602的驅(qū)動顯示程序，數(shù)碼管的譯碼驅(qū)動程序。u 時鐘處理模塊：在時鐘發(fā)生模塊基礎上，利用FPGA多模塊并發(fā)處理特點，產(chǎn)生分鐘，小時等基礎信號，在此基礎上再進行計數(shù)以及一些判斷處理可容易產(chǎn)生星期，上/下午，日，月，年等信號。④鬧鐘u 功能部分：①時間設定：使用四個按鍵進行控制，分別是：設置復位按鍵，設置移位鍵，功能“加”鍵，功能“減”鍵。216。216。 在整點進行提示，可通過LED閃爍實現(xiàn)，閃爍頻率及花型可自己設計。 調(diào)整當前時間以及鬧鐘時間，在按鍵累加的功能不變的基礎上，增加一個功能，即當按住累加鍵超過3秒，時間能夠以4Hz的頻率累加。③日，月，年。u 時鐘發(fā)生模塊：基于系統(tǒng)外部輸入基準時鐘源進行秒計數(shù)，產(chǎn)生秒時鐘，在此基礎上可進行相關判斷已經(jīng)在計數(shù)處理產(chǎn)生其他需要的時間信號。u 顯示模塊：采用液晶屏1602作為數(shù)字萬年歷的主顯示屏，由于屏幕顯示字符數(shù)量有限，再考慮本課程設計的綜合全面性，這里鬧鐘顯示部分采用6位數(shù)碼管作為顯示。178。 功能：液晶顯示屏的驅(qū)動，萬年歷時間譯碼成1602的ASCII碼字符，鬧鐘寄存器的譯碼及6個7段數(shù)碼管的驅(qū)動。 系統(tǒng)綜合報告如下：3．系統(tǒng)代碼的重要變量及模塊名稱由于系統(tǒng)代碼量較大，其中涉及的寄存器變量較多，always塊語句較多，在源代碼的各個文件模塊里面均有詳細的注釋說明，這里不一一列舉，詳見源代碼。178。 在鬧鐘設置開關有效狀態(tài)下，按下功能“加”鍵，鬧鐘的分鐘的個位加1，按下功能“減”則該位減1，若按下設置移位鍵后，再按功能“加”或“減”，則分鐘的十位加1或者減1。178。 需要完善的功能點：鬧鐘系統(tǒng)中未設定是否重響，鬧鈴后認為可關閉功能。再者是學習了例外一種硬件描述語言VHDL，雖然本系統(tǒng)是采用自身比較擅長的Verilog語言進行代碼的編寫，但從某種程度上來說，通過兩種語言之間的對比和聯(lián)系的學習方法，收獲很大的一點就是理解了FPGA內(nèi)部門電路系統(tǒng)搭建運行與語言代碼編寫的聯(lián)系和工作原理，相比之下，F(xiàn)PGA的多并發(fā)處理系統(tǒng)對比較其他所有包括嵌入式等微處理器設計開發(fā)系統(tǒng)有其非常鮮明的特點，以往一些如嵌入式微處理器處理過程都是順序執(zhí)行代碼內(nèi)容，而FPGA真正實現(xiàn)了并發(fā)多線程的處理，相比之下，對于以往傳統(tǒng)未處理器相對復雜的問題對于用FPGA處理可能將會大大簡化，如本數(shù)字萬年歷系統(tǒng)就是很明顯的一個例子，但對于某些比較簡單的單線處理問題對于FPGA來說在代碼編寫就顯得比較麻煩，例如本系統(tǒng)中的液晶顯示屏驅(qū)動程序的編寫，F(xiàn)PGA對時序的要求較傳統(tǒng)處理器更加嚴格，但實現(xiàn)速度更快，這些是本次課程設計過程中體驗比較深刻的一點。input key_yi。output [7:0] data。output [6:0] seg5。wire alr_yi。wire [3:0] clk_yue_ge。wire [3:0] clk_miao_shi。display i3( //顯示模塊 1602 .clk(clk), .rst_n(rst_n), .r_en(r_en), .yi_en(yi_en), .alr_clk_sw(alr_clk_sw), .sw1(sw1), .sw2(sw2), .sw3(sw3), .alr_clk_shi_shi(alr_clk_shi_shi), .alr_clk_shi_ge(alr_clk_shi_ge), .alr_clk_fen_shi(alr_clk_fen_shi), .alr_clk_fen_ge(alr_clk_fen_ge), .clk_nian_qian(clk_nian_qian), .clk_nian_bai(clk_nian_bai), .clk_nian_shi(clk_nian_shi), .clk_nian_ge(clk_nian_ge), .clk_yue_shi(clk_yue_shi), .clk_yue_ge(clk_yue_ge), .clk_ri_shi(clk_ri_shi), .clk_ri_ge(clk_ri_ge), .clk_xing(clk_xing), .clk_shi_shi(clk_shi_shi), .clk_shi_ge(clk_shi_ge), .clk_fen_shi(clk_fen_shi), .clk_fen_ge(clk_fen_ge), .clk_miao_shi(clk_miao_shi), .clk_miao_ge(clk_miao_ge), .data(data), .rs(rs), .en(en), .rw(rw), .lcd_on(lcd_on), .lcd_blon(lcd_blon), .seg7(seg7), .seg6(seg6), .seg5(seg5), .seg4(seg4))。output r_en。//3s=75000_000*40nsreg [19:0] t_2。b0) r2=139。 else if(key_an1) t_2=2039。d499_999) r3=key_r。 always (posedge clk or negedge rst_n) //檢測按鍵key_r是否是長摁 if(rst_n==139。 always (posedge clk or negedge rst_n) //按鍵key_r長摁計數(shù)滿3s，將r5置有效1 if(rst_n==139。 //如果按鍵key_r只摁一次，則r5置無效0 assign r_en = r5。 always (posedge clk or negedge rst_n) if(rst_n==139。b0。 else if(t_3==2039。 (~r8[2])。 (~r8[2])。input r_en。input alr_clk_sw。output [3:0] clk_ri_ge。output [3:0] alr_clk_shi_shi。always (posedge clk or negedge rst_n) if(!rst_n) t_yi=439。b0001 : yi_r=1639。 439。b0000_0000_0100_0000。b1001 : yi_r=1639。 439。b0100_0000_0000_0000。d0。b1。reg [3:0] clk_fen_shi_r。 else if(t_1s==2539。d10) clk_miao_ge_r=439。amp。 else if(clk_miao_ge_r==439。b1。amp。b0。b1。d4 amp。amp。b0。 else if(clk_shi_ge_r==439。b1。amp。 jian_en ) clk_xing_r=clk_xing_r339。d7, 839。d1。d4) || (yi_r[8]amp。 end 839。d1) clk_ri_ge_r=439。 clk_shi_ge_r==439。b1。b0100_0000,839。b0101_0110,839。b1000_0100,839。 else if(clk_ri_ge_r=439。amp。b0000_0000:begin //年份的低兩位為00時，判斷高兩位是否能整除4，確定閏年 case({clk_nian_qian_r,clk_nian_bai_r}) 839。b0010_0100,839。b1000_0000,839。b1001_0110,839。d10) clk_ri_ge_r=439。 jia_en)) clk_ri_ge_r=clk_ri_ge_r+439。amp。d2 amp。amp。d1。d4)|| (yi_r[8]amp。 end endcase end default:。d8, 839。 else if(clk_ri_shi_r=439。 else if(yi_r[9]amp。d17 :begin if(clk_ri_shi_r=439。d0。 jian_en) clk_ri_shi_r=clk_ri_shi_r439。b0000_1000, 839。b0100_0100,839。b1001_0010,839。d0。b1。b0001_0010,839。b0010_1000, 839。b0110_0100,839。d3 amp。 else if( clk_ri_ge_r==439。b1。d3) clk_ri_shi_r=439。amp。d0。b1。 else if(clk_yue_shi_r=439。b0。d18 : begin if((clk_ri_shi_r==439。