【正文】 。二輸入與門源代碼：LIBRARY IEEE。CONFIGURATION cfg5 OF example_v IS FOR xor2_arc END FOR。CONFIGURATION cfg1 OF example_v IS FOR and2_arc END FOR。ARCHITECTURE or2_arc OF example_v IS BEGIN y = a OR b。LIBRARY IEEE。END math。 BEGIN result := vect_to_int (a)+ vect_to_int (b)。 ELSE result (i) :=0。RETURN result。ENTITY or ISCONFIGURATION c2 OF and IS ┇AND c2。 USE 。 庫語句的格式為： LIBRARY 庫名； USE語句指明庫中的程序包。 BEGIN IF (ab) THEN tmp := a。 函數(shù)的語言書寫格式為：FUNCTION 函數(shù)名 （參數(shù)表） RETURN 數(shù)據(jù)類型 IS [說明部分]； BEGIN 順序語句； RETURN [返回變量名]； END RETURN 函數(shù)名； 例: 用VHDL構(gòu)造的選擇最大值的函數(shù)程序。 x_flag := FALSE。 （SUBPROGRAM） VHDL程序與其他軟件語言程序中應(yīng)用子程序的目的是相似的，即能夠更有效地完成重復(fù)性的工作。039。ARCHITECTURE behave OF nor2_v2 ISBEGIN PROCESS (a,b) VARIABLE b : STD_LOGIC_VECTOR(1 DOWNTO 0)。 PROCESS語句的結(jié)構(gòu)：[進程標(biāo)號] PROCESS [（敏感信號表）] [IS] [進程說明語句]BEGIN 順序描述語句END PROCESS [進程標(biāo)號]； 注意：在多個進程的結(jié)構(gòu)體描述中，進程標(biāo)號是區(qū)分各個進程的標(biāo)志。 END BLOCK B3。3信號賦值語句將設(shè)計實體內(nèi)的處理結(jié)果向定義的信號或界面端口進行賦值。因為它是內(nèi)部連接用的信號，因此不需要方向說明。 結(jié)構(gòu)體是對實體功能的具體描述，因此它一定要跟在實體的后面 。 4．緩沖（BUFFER） 緩沖模式允許信號輸出到實體外部，但同時也可以在實體內(nèi)部引用該端口的信號。 端口說明（PORT） 端口為設(shè)計實體和其外部環(huán)境提供動態(tài)通信的通道，是對基本設(shè)計單元與外部接口的描述，其功能相當(dāng)電路圖符號的外部引腳。（GENERIC）類屬參量是實體說明組織中的可選項，放在端口說明之前，其一般格式為：GENERIC [CONSTANT] 名字表：[IN] 子類型標(biāo)識 [:= 靜態(tài)表達式]，…] 類屬參量是一種端口界面常數(shù)，常用來規(guī)定端口的大小、實體中子元件的數(shù)目及實體的定時特性等。其中實體和結(jié)構(gòu)體這兩個基本結(jié)構(gòu)是必需的，他們可以構(gòu)成最簡單的VHDL程序。為縮短設(shè)計周期，設(shè)計時盡可能多地采用IP模塊也是趨勢之一。 七、HDL/ASIC/EDA的現(xiàn)存問題與未來發(fā)展方向： (HDL) 的現(xiàn)存問題與未來發(fā)展方向： VHDL或Verilog HDL目前尚無法用于描述模擬電路，跟不上系統(tǒng)芯片SOC（集模/數(shù)于一身）的發(fā)展要求。 6 . 完全實現(xiàn)擁有整機的自主知識產(chǎn)權(quán)，不再在關(guān)鍵芯片（專用芯片）的進口及價格方面受制于人。只要具備一定的硬件專門知識，就能隨心所欲地設(shè)計出功能十分強大的專用智能電路，實現(xiàn)了“以軟代硬”。 最后，將經(jīng)過Maxplus Ⅱ?qū)Ⅱ炞C無誤的電路寫入CPLD/FPGA芯片，放入電路板中進行整機測試，如發(fā)現(xiàn)問題，修改原理圖，波形仿真后重寫CPLD/FPGA ，重新進行整機測試，直至完全正確為止。 ③脫離實際應(yīng)用，僅僅介紹最基本的概念和語法規(guī)定，雖有較復(fù)雜的例子但卻少有解釋，難于理解。 HDL的比較： 不存在優(yōu)劣之分。1985年完成第一版，1987年成為IEEE標(biāo)準(zhǔn)(IEEE1076)，1993年增修為IEEE1164標(biāo)準(zhǔn)并使用至今。 ： 以ADA語言為基礎(chǔ)，由美國國防高級研究計劃局(DARPA)開發(fā)。1995年CADENCE公司放棄了Verilog HDL專利，使之成為IEEE標(biāo)準(zhǔn)(IEEE1364)。請大家不要過分相信教科書上的語法。到了90年代，出現(xiàn)了Altera公司的Maxplus Ⅱ等CPLD/FPGA工具軟件，人們可以用Maxplus Ⅱ在PC機上設(shè)計由眾多標(biāo)準(zhǔn)邏輯芯片（如74系列等）組成的電路原理圖，然后再用它直接進行波形圖仿真測試，觀察驗證電路在各種輸入情況下的輸出信號波形，及內(nèi)部各點波形，并得到各點的延時信息，和電路“正常”，“警告”，“出錯”等信息。自此，人們實現(xiàn)了用簡明易懂的高級編程語言設(shè)計復(fù)雜硬件電路的夢想。各模塊均可在今后被重復(fù)再利用（調(diào)用）。 例如：SDRAM(DDR)讀寫控制電路；以太網(wǎng)數(shù)據(jù)收發(fā)電路等等?，F(xiàn)在，很多著名公司都已投入巨資，致力于這方面的研究開發(fā)工作，力求明顯縮短ASIC設(shè)計及制作周期。在VHDL程序中，通常包含實體（ENTITY）、結(jié)構(gòu)體（ARCHITECTURE）、配置（CONFIGURATION）、包集合（PACKAGE）和庫（LIBRARY）5個部分。 在層次化系統(tǒng)設(shè)計中，實體說明是整個模塊或整個系統(tǒng)的輸入輸出（I/O）接口；在一個器件級的設(shè)計中，實體說明是一個芯片的輸入輸出（I/O）。 這里類屬參量中參數(shù)trise為上升沿寬度，tfall為下降沿寬度，用于仿真模塊的設(shè)計；定義地址總線的寬度為Addrwidth位，類屬值A(chǔ)ddrwidth的改變將使結(jié)構(gòu)體中所有相關(guān)的總線定義同時改變，由此使整個設(shè)計實體的硬件結(jié)構(gòu)發(fā)生變化。 3．雙向模式（INOUT）雙向模式允許信號雙向傳輸（既可以進入實體，也可以離開實體），雙向模式端口允許引入內(nèi)部反饋。結(jié)構(gòu)體對其基本設(shè)計單元的輸入和輸出關(guān)系可用以下三種方式進行描述，即行為描述（基本設(shè)計單元的數(shù)學(xué)模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。 結(jié)構(gòu)體中的信號定義和端口說明一樣，應(yīng)有信號名稱和數(shù)據(jù)類型定義。2進程語句定義順序語句模塊，用以將從外部獲得的信號值或內(nèi)部運算數(shù)據(jù)向其他的信號進行賦值。 B3： BLOCK BEGIN Z = s2。一個結(jié)構(gòu)體中可以有多個并行運行的進程結(jié)構(gòu)，每一個進程內(nèi)部是由一系列順序語句來構(gòu)成的。END nor2_v2。 WHEN 10= y =39。END behave。 q: INOUT INTEGER) ISBEGIN q := 0。這個過程名為vector_to_int實現(xiàn)將位矢量轉(zhuǎn)換成整數(shù)的功能，在過程語句執(zhí)行結(jié)束后，將輸入值拷貝到調(diào)用者的OUT和INOUT所定義的變量中，完成子程序和主程序之間的數(shù)據(jù)傳遞。 b: STD_LOGIC_VECTOR)RETURN STD_LOGIC_VECTOR IS VARIABLE tmp: STD_LOGIC_VECTOR (a’RANGE)。 庫（LIBRARY） 庫是經(jīng)編譯后的數(shù)據(jù)的集合，它存放包集合定義、實體定義、結(jié)構(gòu)定義和配置定義。 例如： LIBRARY IEEE； USE 。LIBRARY IEEE； 庫使用說明 USE 。 END LOOP。 FOR i IN 15 DOWNTO 0 LOOP IF local/ digit=1 THEN Local := local digit。RETURN tw16 IS VARIBLE result: INTEGER。END sub。 默認配置默認配置語句的基本格式為：CONFIGURATION 配置名 OF 實體名 IS FOR 選配結(jié)構(gòu)體名 END FOREND 配置名；例：與、或、與非、或非、異或，5個結(jié)構(gòu)體共用一個實體。 END and2_arc。 END xor2_arc。END cfg4。以1位全加器的構(gòu)成為例說明結(jié)構(gòu)體的配置的用法: 將兩輸入與門、或門、異或門設(shè)置成通用例化元件由結(jié)構(gòu)體引用。END and2_arc。END or2_v。 b: IN STD_LOGIC。USE 。 b : IN STD_LOGIC。 b : IN STD_LOGIC。LIBRARY IEEE。ARCHITECTURE structure OF add1_v IS BEGIN S = A XOR B XOR Cin。常數(shù)說明語句格式為：CONSTANT 常數(shù)名：數(shù)據(jù)類型 := 表達式；例如：CONSTANT Vcc : REAL := 。例如定義變量：VARIABLE a，b := REAL；VARIABLE x，y := BIT_VECTOR（0 TO 7）； 信號（SIGNAL）信號是電子電路內(nèi)部硬件連接的抽象。信號賦值語句舉例：X= y。進程對信號敏感而不對變量敏感。在VHDL語言語義約束中，對類型的要求反映在賦值語句的目標(biāo)與源的一致，表達式中操作的一致，子類型中約束與類型的一致等許多方面。實數(shù)有正負數(shù)，書寫時一定要有小數(shù)點。在這里位矢量前面的X表示是十六進制。例如，‘B’不同于‘b’。（TIME）時間是一個物理量數(shù)據(jù)。（自然數(shù)）（NATURAL），正整數(shù)（POSITIVE）這兩種數(shù)據(jù)是整數(shù)的子類，NATURAL類數(shù)據(jù)為取0和0以上的正整數(shù)；而POSITIVE 則只能為正整數(shù)。實數(shù)（REAL）、浮點數(shù)（FLOATING）類型；實現(xiàn)他們之間數(shù)據(jù)類型的轉(zhuǎn)換有3種方法：STD_LOGIC_ UNSINGED包集合函數(shù)：CONV_INTEGER (A) 由INTEGER，UNSINGED，SINGED轉(zhuǎn)換為 STD_LOGIC_VECTOR 類型標(biāo)記法實現(xiàn)類型轉(zhuǎn)換類型標(biāo)記就是類型的名稱。另外，運算操作符是有優(yōu)先級的，例如，邏輯運算符not，在所有操作符中優(yōu)先級最高?；旌喜僮鞣?*（指數(shù)）、ABS（取絕對值）注釋不是VHDL設(shè)計描述的一部分，編譯后存入數(shù)據(jù)庫中的信息不包含注釋。第一部分，用十進制數(shù)標(biāo)明數(shù)值進位的基數(shù)；第二部分，數(shù)值隔離符號“”；第三部分，表達的文字；第四部分，指數(shù)隔離符號“”；第五部分，用十進制表示的指數(shù)部分，這一部分的數(shù)如果為0可以省去不寫。有兩種類型的字符串：文字字符串和位矢量字符串。SIGNAL a，b：BIT _VECTOR（0 TO 3）；SIGNAL s：INTEGER RANGE 0 TO 2；SIGNAL x，y：BIT。一般的，在書寫程序時，應(yīng)將VHDL的保留字大寫或黑體，設(shè)計者自己定義的字符小寫，以使得程序便于閱讀和檢查。 全加器框圖全加器的輸入輸出關(guān)系 輸入 　　 輸出c_in 　 x y 　　c_out sum 0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1 行為描述方式行為描述輸入與輸出間轉(zhuǎn)換的行為，不需包含任何結(jié)構(gòu)信息，它對設(shè)計實體按算法的路徑來描述。 BEGI