【正文】 CPU的運行效率 ? 內部信息流要求通暢流動 譯碼 取指 執(zhí)行 add 譯碼 取指 執(zhí)行 sub 譯碼 取指 執(zhí)行 cmp 時間 計算機應用研究所 50 流水線技術 ? 為增加處理器指令流的速度， ARM7 系列使用 3級流水線 ? 允許多個操作同時處理，比逐條指令執(zhí)行要快。 操作數(shù)由加載 /存儲指令從存儲器取出放寄存器內操作 。 返回 計算機應用研究所 43 ARM10E ? ARM10E微處理器系列 特點： 帶分支預測的 6級整數(shù)流水線； ? 在 430MIPS（ Dhrystone ）； ? 對于 3D圖形運算和實時控制采用 VFP協(xié)處理器，浮點運算性能最高可達 650MFLOPS； ? 雙 64位 AMBA總線接口和 64位內部總路線接口； ? 優(yōu)化的緩存結構提高了處理器訪問低速存儲器的性能； ? 可在 , , 返回 計算機應用研究所 44 ARM11 ? ARM11微處理器系列 特點： 增強的 Thumb、 Jazelle、 DSP擴展支持； ? 帶片上和系統(tǒng)安全 TrustZone 技術支持 ； ? 在 550MHz； ? MPCore在 740MIPS（Dhrystone ）； ? 支持多媒體指令 SIMD； ? 采用三種電源模式：全速 /待命 /休眠 ? 集成 DMA的 TCM ? 低功耗、高性能 返回 計算機應用研究所 45 ARM處理器工作狀態(tài) ?ARM和 Thumb狀態(tài) ARM指令系統(tǒng)（ V4版以后具有 Thumb指令集）： ? 32位 ARM指令集：固定的 32位指令， Load/Store RISC特征， 3地址格式。 nRW為高表明是 ARM7TDMI的寫周期， nRW為低表明是 ARM7TDMI的讀周期。 計算機應用研究所 35 nRESET信號 ? nRESET(not reset) ? 用于從已知的地址啟動處理器。時鐘速度可以減慢到以允許訪問慢速外設或存儲器。若系統(tǒng)沒有要求，則禁止地址驅動， ABE必須接高。 計算機應用研究所 29 ALE信號 ? ALE(address latch enable) ? 提供這個信號用以與以前的 ARM處理器兼容。 計算機應用研究所 20 ARM體系結構版本 ? 各 ARM體系結構版本 —— V6 V6版架構是 2022年發(fā)布的，首先在 2022年春季發(fā)布的 ARM11處理器中使用。 算術邏輯單元 寄存器 組 控制單元 CU 微處理器 存儲器 輸入 輸出 計算機應用研究所 13 ARM協(xié)處理器接口 ? ARM為了便于片上系統(tǒng) SOC的設計， ARM處理器內核盡可能精簡，要增加系統(tǒng)的功能，可以通過協(xié)處理器來實現(xiàn)。而相對同時期的其他解決方案， ARM架構的能效比優(yōu)勢非常明顯。 諾依曼體系結構 指令寄存器 控制器 數(shù)據(jù)通道 輸入 輸出 中央處理器 存儲器 程序 指令 0 指令 1 指令 2 指令 3 指令 4 數(shù)據(jù) 數(shù)據(jù) 0 數(shù)據(jù) 1 數(shù)據(jù) 2 結構特點： 指令和數(shù)據(jù)存儲在相同的內存空間，但存儲地址不同。 指令與數(shù)據(jù)的存取采用不同總線，取指令和存取數(shù)據(jù)可同時進行，微處理器具有較高的執(zhí)行效率。 ? 得到大量的軟件支持：包括 Windows CE、 Symbian和Palm OS在內的手持設備三種主要操作系統(tǒng)系統(tǒng)都是基于 ARM架構所設計。 計算機應用研究所 14 協(xié)處理器號 功能 15 系統(tǒng)控制 14 調試控制器 138 保留 74 用戶 30 保留 計算機應用研究所 15 ARM體系結構版本 ? 各 ARM體系結構版本 —— V1 該版本的 ARM體系結構，只有 26位的尋址空間，沒有商業(yè)化，其特點為： ? 基本的數(shù)據(jù)處理指令（不包括乘法）； ? 字節(jié)、字和半字加載 /存儲指令； ? 具有分支指令，包括在子程序調用中使用的分支和鏈接指令； ? 在操作系統(tǒng)調用中使用的軟件中斷指令。 ? 所有 ARMv7 profiles實現(xiàn) Thumb2技術，同時還包括了 NEON?技術的擴展提高 DSP和多媒體處理吞吐量 400％ ，并提供浮點支持以滿足下一代 3D圖形和游戲以及傳統(tǒng)嵌入式控制應用的需要。這可允許這些地址信號在整個存儲器訪問周期內都有效。 ? 當處理器執(zhí)行一個鎖定內存區(qū)訪問時為高，則表明正在執(zhí)行 SWP和 SWPB指令。在內部 nWAIT與MCLK進行邏輯 “ 與 ” 且必須僅在 MCLK為低時改變。 ? 當它為低時，處理器執(zhí)行內部周期，同時地址從復位處增值。 計算機應用研究所 37 nMREQ信號 ? nMREQ(not memory request) ? 存儲器訪問請求信號，低電平有效。 計算機應用研究所 46 處理器狀態(tài) 切換 使用 BX指令將 ARM7TDMI內核的操作狀態(tài)在 ARM狀態(tài)和 Thumb狀態(tài)之間進行切換 ，程序如下所示。 ? 指令格式固定 ， 指令譯碼簡化 。 解決：資源重復（ Cache 分離、 ALU中單獨的地址計算加法器） 寫后讀”、“寫后寫” “讀后寫” 解決：專用通路、流水線互鎖技術 當流水線遇到分支指令和其他會改變 PC值的指令時，取指取決于指令執(zhí)行條件，可能需重新取指，致使流水線停頓。 在內部，所有 ARM操作都是面向 32位的操作數(shù)； 只有數(shù)據(jù)傳送指令支持較短的字節(jié)和半字的數(shù)據(jù)類型。 計算機應用研究所 67 A[31:0] 信號 ? A[31:0](address) ? 地址相關信號， 32位地址總線。 計算機應用研究所 68 MAS[1:0] 信號 ? MAS[1:0](memory access size) ? 地址相關信號 ? 用于指示存儲系統(tǒng)在讀和寫周期所要求的數(shù)據(jù)傳送的大小 (字節(jié)、半字和字 )。 ? nOPC的輸出傳遞有關傳送的信息。 ?nTRANS信號的使用可以避免黑客蓄意給操作系統(tǒng)傳送非法指針，然后讓操作系統(tǒng)以特權模式訪問存儲器的可能性。 ? 與低位地址線配合，它可用于指示下一個周期可使用快速存儲器模式 (例如 DRAM頁模式 )，或用于旁路地址轉換系統(tǒng)。該地址與前一個周期使用的地址無關。 ? 組成 N周期的地址類和信號 (nMREQ和 SEQ)在總線上廣播。其它情況下地址是前一個周期的地址增加一個量，即： ? 對于字訪問的突發(fā)，地址增加 4字節(jié)； ? 對于半字訪問的突發(fā)，地址增加 2字節(jié)； ? 不可能有字節(jié)訪問的突發(fā)。 計算機應用研究所 88 內部周期示意圖 MCL KA[ 31 :0 ]nMREQSEQnRASnCASD[ 31 :0 ]N 周期 S 周期 I 周期 C 周期a+12a+8a+4anMREQ, SEQ信號組合 =10 指明 I周期，即內部周期 nMREQ, SEQ信號組合 =11 指明 C周期 , 即協(xié)處理周期 計算機應用研究所 89 合并的 IS周期 ? ARM7TDMI盡可能實現(xiàn)總線優(yōu)化以得到額外的時間進行存儲器譯碼。 ? 參看下圖 計算機應用研究所 92 協(xié)處理器傳送周期示意圖 N 周期 C 周期MCL KA [3 1 : 0 ]n MRE QSE QD [3 1 : 0 ]協(xié)處理器存儲器存儲器計算機應用研究所 93 ARM存儲周期時序一覽 N 周期 S 周期 I 周期 C 周期MCL KA[ 31 :0 ]nMREQSEQnRASnCASD[ 31 :0 ]a a+4 a+8計算機應用研究所 94 對代碼的執(zhí)行進行統(tǒng)計 計算機應用研究所 95 ADS工具中對四種周期的統(tǒng)計 計算機應用研究所 96 系統(tǒng)總線配置 CPU 低速設備 橋 數(shù)據(jù) 高速總線 存儲器 高速設備 高速設備 低速總線 計算機應用研究所 97 高速緩沖存儲器 Cache ? 高速緩存 Cache ? 高速緩沖存儲器中存放的是當前使用得最多的程序代碼和數(shù)據(jù)，即主存中部分內容的副本。 ? 回寫 （ Write Back） ： 寫 Cache時 ， 只有寫入Cache內容移出時才更新對應內存內容 。 ? 寫操作分配 cache， 當進行數(shù)據(jù) 寫操作 分配 時，如果 cache未命中， cache系統(tǒng)將會進行 cache內容預取，從主存中將相應的塊讀取到 cache中相應的位置，并執(zhí)行寫操作，把數(shù)據(jù)寫入到 cache中。 根據(jù) cache塊號 m和主存地址的低位（ cache的塊內地址）訪問 cache塊中的一個字。 未命中時，若為 cache的讀操作或寫操作分配 cache的寫操作，則將內存塊調入 cache。 映像關系： m = M mod cache塊數(shù) 特點： 硬件簡單 沖突概率高 出現(xiàn)大量空閑塊 很少使用。 Cache的地址變換和 替換全部利用硬件實現(xiàn) . 計算機應用研究所 114 ARM存儲管理單元 MMU ? 與其他中低檔單片機不同， ARM處理器中一般都包含一個存儲器管理部件，用于對存儲器的管理。 ? 設置虛擬存儲空間的緩沖的特性。 計算機應用研究所 119 ARM存儲器存儲訪問過程 ?使能 MMU時存儲訪問過程 ： ? 芯片設置為 MMU使能 (設置 CP15的相應寄存器 ) ? 根據(jù) ARM輸出的虛擬地址在 TLB中搜索，在這個過程當中，如果該虛擬地址對應的地址變換條目不在 TLB中， CPU從位于內存中的頁表中查詢 注意： 對應于該虛擬地址的 地址變換條目，并把 相應的結果添加到 TLB中。 計算機應用研究所 121 ARM存儲器存儲訪問過程 ? 允許緩存（ cached）的 MMU存儲訪問示意圖如 下 訪 問 權 限控 制 硬 件T L B頁 表 遍 歷 硬件 系 統(tǒng)A R MC a c h e與 W r i t eB u f f e rC a c h e 內 容 獲取 硬 件 系 統(tǒng)主 存 儲 系 統(tǒng)虛 擬 地 址物 理 地 址C 、 B 位域 控 制 位訪 問 控 制 位計算機應用研究所 122 ARM存儲器存儲訪問過程 ? 禁止 MMU時存儲訪問過程 ? 先要確定芯片是否支持 cache和 write buffer ? ① 如果芯片禁止 cache和 write buffer（設置cp15寄存器實現(xiàn)），則存儲訪問將不考慮 C和 B控制位，以 arm處理器輸出的地址作為物理地址訪問存儲器， arm存儲器不經 cache和 write buffer與主存交換數(shù)據(jù)。以段為單位的地址變換過程只需要一級頁表。它的格式和各個字段的含義如下： 粗粒度二級頁表的基地址 0 域 用戶定義 0 1 31 10 9 8 5 4 2 1 0 一級描述符的類型標識 由用戶定義 本段所在的域的標識符 當前未使用應為 0 粗粒度二級頁表的基地址，該地址是 1KB對齊的 計算機應用研究所 130 粗粒度頁表 ? 粗粒度頁表描述符獲取二級描述符的過程 頁 表 基 地 址 為 0頁 表 基 地 址 一 級 頁 表 內 偏 移 序 號 0 0一 級 頁 表 內 偏 移 序 號 二 級 頁 表 內 偏 移 序 號二 級 頁 表 基 地 址1 0用 戶 定 義域0二 級 頁 表 基 地 址 二 級 頁 表 內 偏 移 序 號1 0 9 2 1 03 13 1 1 0 9 8 5 4 2 1 03 1 1 4 1 3 2 1 03 1 2 0 1 9 03 1 1 4 1 3 0C P 1 5 中 的 寄 存 器 C 2一 級 描 述 符 地 址一 級 描 述 符二 級 描 述 符 地 址虛 擬 地 址0 01 2 1 1計算機應用研究所 131 段描述符 ? 當一級描述符的位 [1:0]為 0b10時，該一級描述符為段描述符，它的格式和各個字段的含義如下： 粗粒度二級頁表的基地址 0 域 用戶定義 0 1 31 10 9 8 5 4 2 1 0 一級描述符的類型標識 位 [3 2]C， B控制位 ,位 [4]由用戶定義