數(shù)字系統(tǒng)設(shè)計(上)(更新版)
【正文】 l 主計數(shù)器從 26到 1162。+ 端口分析l 輸入：? 時鐘信號? 日夜模式控制l 輸出：? 南北方向交通燈? 東西方向交通燈? 南北方向計時顯示? 東西方向計時顯示《 綜合電子系統(tǒng)設(shè)計 》 系列講座交通燈項目設(shè)計示范（三）162。 有限狀態(tài)機設(shè)計l 具備復(fù)雜狀態(tài)轉(zhuǎn)換設(shè)計能力l 程序擴展能力強l 程序本身語句復(fù)雜度偏高＊有限狀態(tài)機是邏輯系統(tǒng)設(shè)計中重要的設(shè)計手段，需要熟練掌握和靈活應(yīng)用。 next_state=Idle。 else state=next_state。b00000000。b11110000,state4 =b11111111,state0 =w。endendmoduleQuestions：1. 如果流水燈效果要求為雙向移動，本程序如何修改？2. 如果流水燈跳變節(jié)奏需要有變化，本程序如何修改？3. 本程序原設(shè)計本身是否有不足？《 綜合電子系統(tǒng)設(shè)計 》 系列講座流水燈設(shè)計之有限狀態(tài)機實現(xiàn)module(!rst) state=839。reg[7:0] state,《 綜合電子系統(tǒng)設(shè)計 》 系列講座流水燈設(shè)計之移位寄存器實現(xiàn)modulestate4: next_state=state5。(!rst) state=Idle。b10000000,state7=839。839。state)。(posedgeA=139。input clk,next_state=A。z=0。 case(state)A:nextparameter[2:1]inputelse state=next_state。sequentialC: if(w) next_state=C。 //162。 編碼器 /譯碼器162。 典型時序邏輯單元案例l 計數(shù)器l 移位寄存器162。 課后習(xí)題要求l 兩次課后都有習(xí)題布置l 作業(yè)電子檔遞交： l 文件命名要求：姓名 +學(xué)號 +作業(yè)名162?！?綜合電子系統(tǒng)設(shè)計 》 課程系列講座數(shù)字電路設(shè)計（上）《 綜合電子系統(tǒng)設(shè)計 》 系列講座主要內(nèi)容162。 講座與數(shù)字電路課程教學(xué)的差異l 課時安排l 內(nèi)容覆蓋面l 能力側(cè)重點《 綜合電子系統(tǒng)設(shè)計 》 系列講座數(shù)字系統(tǒng)設(shè)計部分講座說明（續(xù)）162。 典型組合邏輯單元案例l 編碼 /譯碼器l 數(shù)據(jù)選擇器l 查找表 /ROM162。 技術(shù)優(yōu)勢l 兼容原邏輯電路設(shè)計方法l 增加電路行為描述設(shè)計方法l 器件數(shù)量減少、設(shè)計效率提升、系統(tǒng)可靠性提升《 綜合電子系統(tǒng)設(shè)計 》 系列講座組合邏輯電路單元設(shè)計范例162。 FSM分米勒型 (Mealy)和摩爾型 (Moore)兩種， 前者的輸出取決于機器狀態(tài)和輸入，后者的輸出與輸入無關(guān) 。else next_state=A。the(!rst) state=A。z)。next_state。thenext_state=B。beginz)。parameterblockalwaysclk,=b11000000,state6=839。rst)beginifstate3: next_state=state4。 注 2：實際的時鐘需要適當降低到人眼可以識別的變化范圍內(nèi)。output[7:0] state。rst)beginifelse next_state=state1。clk,839。839。839。(!rst) state=Idle。else CASE語句設(shè)計l 狀態(tài)轉(zhuǎn)換條件單一時的簡易 FSM設(shè)計方法162。《 綜合電子系統(tǒng)設(shè)計 》 系列講座交通燈項目設(shè)計示范（二）162。DSK 狀態(tài) 2（南北黃）l 從計數(shù)器從 2到 1162。162。 Quartus1: Step2：點擊 Next按鈕，頁面二是在新建的工程中添加已有Verilog圖 QuartusII項目設(shè)定完成綜述窗口《 綜合電子系統(tǒng)設(shè)計 》 系列講座新建一個新建一個 Verilogl 快捷鍵 Ctrl+Nl 從 File菜單中選擇 New...162。input d,clk。使用快捷按鈕 《 綜合電子系統(tǒng)設(shè)計 》 系列講座仿真仿真162。(1)162。圖 QuartusII建立待仿真文件時的管腳及內(nèi)部信號選擇窗口《 綜合電子系統(tǒng)設(shè)計 》 系列講座時序仿真時序仿真 l 在時間軸 90ns處，輸入信號 d和時鐘脈沖信號同時出現(xiàn)是 1狀態(tài)，但這上升沿的瞬間十分短暫，有仿真結(jié)果知道，輸出信號 q必須等到下一個時鐘上升沿之后才會出現(xiàn) 1狀態(tài)。Step分配管腳：選擇 Assignment菜單的 pins選項，進入管腳分配界面。都處于有效狀態(tài)，按下類別欄的 Pin按鈕。 實驗電路板接 5V電源，確保其供電正常；連接下載電纜；點擊 進入下載界面。 I/O端口函數(shù)l PLL鎖相環(huán)l 振蕩器l LVDS端口l …
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