【正文】 dout=4?b1000。 input [1:0]din。 reg [3:0] data。 always (posedge clk) //clk 上升沿觸發(fā) begin if (!reset) out = 839。 always (posedge clk) begin i f (reset) qout=0。 input clk,reset。 else cou=cou+1。 input clk,rest。 30 dout=2?b10。 ? 一旦右邊的任何一個操作數(shù)變化，左邊表達(dá)式重新計算，再進(jìn)行新的一次賦值。 ? 不要在兩個或兩個以上 always塊里面對同一個變量進(jìn)行賦值。 always(posedge clk) begin a=b+1。 end endmodule “ 阻塞賦值 “ 可以看作一步進(jìn)程： ? 當(dāng)沒有其它可以打斷賦值的描述時，估計等式右邊的值并賦予左邊。 ?阻塞賦值 ?非阻塞賦值 ? 連續(xù)賦值語句中，任何一個操作數(shù)的變化都會重新計算賦值表達(dá)式，重新進(jìn)行賦值。 ? assign賦值語句執(zhí)行將數(shù)值賦給線網(wǎng)，可以完成門將描述，也可以更高的抽象角度對線網(wǎng)電路進(jìn)行描述，多用于組合邏輯電路的描述。 else counter=counter+1； //開始計數(shù) always(counter) display(“the counter is =%d”,counter) end ? 同步 D觸發(fā)器的 always語句 module sy_d_ff(clk,d,q,q_b)。 ? always語句 always語句通常配合事件的表示式使用。 ?initial語句常用于測試文本中信號的初始化，生成輸入仿真波形，監(jiān)測信號變化等。 ? 在拼接運算時，拼接的操作數(shù)按照順序羅列出來，其間用逗號隔開。） 縮減與非（ ~amp。 b = 839。 ?邏輯操作符只對邏輯值運算。 ^ ~^ | amp。 and u1(o2, c, d)。 reg o2 and u1(o2, c, d)。表示一個 N位的寄存器變量 a ?如何選擇正確的數(shù)據(jù)類型？ ? 輸入口（ input）可以由寄存器或網(wǎng)絡(luò)連接驅(qū)動，但它本身只能驅(qū)動網(wǎng)絡(luò)連接。 //兩個 4位寄存器 ? reg[15:0]data。 ? 如果不明確地說明連接是何種類型，應(yīng)該是指 wire 類型。此外還 區(qū)分大小寫 。 output d, e 。 input —, —, —。 ? Verilog 模塊的結(jié)構(gòu)由在 module和 endmodule 關(guān)鍵詞之間的四個主要部分組成： 端口信息： module block1(a, b, c, d )。 module block1(a, b, c, d, e)。 ? 低電平有效的信號后一律加下劃線和字母 n。 ? 下劃線右邊 Wr為 Write的縮寫 ? Req是 Request的縮寫。//輸出聲明 reg 。 ?RTL模塊的數(shù)據(jù)流動必須基于時鐘 。 布局布線： 在門級模型的基礎(chǔ)上加上了布線延時 布局布線后仿真： 與真實的電路最接近的驗證。 3) Verilog HDL測試模塊 ： 用 Verilog HDL描述的模塊，可以用來產(chǎn)生測試信號序列并可以接收被測試模塊的信號，用于驗證所設(shè)計的模塊是否能正常運行，往往不可綜合成具體門級電路。 ? RTL級 /功能級 ? 用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號描述系統(tǒng) ? 基于一個已定義的時鐘的周期來定義系統(tǒng)模型 ? 結(jié)構(gòu)級 /門級 ? 用基本單元 (primitive)或低層元件 (ponent)的連接來描述系統(tǒng)以得到更高的精確性，特別是時序方面。 ? 自下而上的設(shè)計流程 ：一種先構(gòu)建底層單元，然后由底層單元構(gòu)造更大的系統(tǒng)的設(shè)計方法 。 ? 抽象級 ：描述風(fēng)格的詳細(xì)程度，如行為級結(jié)、構(gòu)級、門級。這些抽象的級別包括： 系統(tǒng)說明 設(shè)計文檔 /算法描述 RTL/功能級 Verilog 門級 /結(jié)構(gòu)級 Verilog 版圖 /物理級 幾何圖形 行為綜合 綜合前仿真 邏輯綜合 綜合后仿真 版圖 ? 在抽象級上需要進(jìn)行折衷 系統(tǒng)說明 設(shè)計文檔 /算術(shù)描述 RTL/功能級 Verilog 門級 /結(jié)構(gòu)級 Verilog 版圖 /物理級 幾何圖形 詳細(xì)程度 低 高 輸入 /仿真速度 高 低 Verilog可以在三種抽象級上進(jìn)行描述 ? 行為級 ? 用功能塊之間的數(shù)據(jù)流對系統(tǒng)進(jìn)行描述 ? 在需要時在函數(shù)塊之間進(jìn)行調(diào)度賦值。能用綜合器把它轉(zhuǎn)換為門級邏輯。 后仿真： 用門級模型做驗證，檢查門的互連邏輯其功能是否正確。 endmodule a b sl out a b sl out 這個行為的描述并沒有說明如果輸入 a 或 b是三態(tài)的（高阻時）輸出應(yīng)該是什么，但有具體結(jié)構(gòu)的真實電路是有一定的輸出的。//輸入聲明 output 。 ? 舉例： CPUMMU_WrReq， ? 下劃線左邊是第一部分，代表數(shù)據(jù)方向是從 CPU模塊發(fā)向存儲器管理單元模塊（ MMU）。 ? 系統(tǒng)級信號指復(fù)位信號，置位信號，時鐘信號等需要輸送到各個模塊的全局信號；系統(tǒng)信號以字符串 Sys開頭。 ? 程序編寫說明 Verilog 模塊由兩部分組成：端口信息和內(nèi)部功能。 endmodule 小結(jié) a b c d e 從上面的例子可以看出： Verilog模塊結(jié)構(gòu)完全嵌在 module和endmodule聲明語句之間； 每個 Verilog程序包括四個主要部分：端口定義 、 I/O說明 、 內(nèi)部信號聲明 、 功能定義 。 endmodule ? 請在下面的空格中填入適當(dāng)?shù)姆? 使其成為右圖的 Verilog 模塊 ： module block1(a, b, —, —, — )。 input a, b, c。標(biāo)識符可以是任意一組字母、數(shù)字、 $符號下劃線的組合，但標(biāo)識符 第一個字符 必須是 字母 或者 下劃線 ，且字符不能多于 1024個。常見的有以下幾種。 //一個標(biāo)量寄存器 ? reg[3:0]m,n。 注意 ： reg mem[N1:0]表示 N個一位的寄存器組 reg[N1:0]a。 reg c, d。 // reg o2 reg o1。 | ^ * / % + = = = = = = = != != = amp。 and || or ? 邏輯操作符的結(jié)果為一位 1，0或 x。b1011。 （ 3） case等（ ===） （ 4） case等（！ ===） ? 這是對操作數(shù)進(jìn)行逐位比較，不存在 X的返回值 縮減與（ amp。1=0 ? 左移 ()，右動 () 格式：數(shù)值 左移或者右移 移動的位數(shù) ? 所有數(shù)值向左或右移動響應(yīng)的位數(shù)，其空缺位補(bǔ) 0 例 a=5?b10101 b=a2 B=a3 ? 可以將多個操作數(shù)的某些位連接起來成為一個新的操作數(shù)，進(jìn)行拼接時，每個操作數(shù)必須是確定位寬。 ? 行為描述主要包括： ? 過程語句 ? 過程賦值語句 ? 語句塊 ? 時序控制 ? 數(shù)據(jù)流控制 ? 過程語句 ? initial語句 格式： initial begin 執(zhí)行語句 1； 執(zhí)行語句 2； end 說明： ?一個模塊中可以包含多個 initial語句，所有語句都是從 0時刻開始執(zhí)行，而且只能執(zhí)行一次。 end end initial c=1。 例： always(posedge clk or posedge rst) begin if (rst) //高電平復(fù)位信號 counter=4?b0000。在連續(xù)賦值語句中常用 “ assign”關(guān)鍵字。 ? 賦值語句 ? 過程賦值語句的更新對象是寄存器、整數(shù)、實數(shù)等，一般出現(xiàn)在 initial和 always語句中。 c=a。 wire a。 ? 不要在同一個 always塊里面混合使用 “ 阻塞賦值 ”和 “ 非阻塞賦值 ” 。 ? 式子右邊表達(dá)式的操作數(shù)可以是線網(wǎng)，也可以是寄存器，還可以是函數(shù)。 20 dout=2?b01。 //每隔十秒，信號翻轉(zhuǎn)一次 end ? 敏感事件觸發(fā) ? 只有當(dāng)某一事件發(fā)生時，才允許語句繼續(xù)向下執(zhí)行 module counter(clk,rest,cou)。 always(a or b or c) begin if(rest) cou=0。 output[7:0] qout。 reg[3:0] qout。 reg[7:0] out。 output [3:0] dout。 input clk。 else if (din= =2?b10) dout=4?b0100。 ? case語句的所有表達(dá)式值的位寬必須相等，只有這樣才能進(jìn)行對應(yīng)位的比較。b1111110。d3:decodeout=739。 439。b1111111。 input[1:0] a,b。 439。b0000。h6 : out = 439。 439。b0110。he : out = 439。唯一不同的在于其狀況表示：當(dāng)出現(xiàn) Z及？時，其狀況判定課當(dāng)成不介意，亦出現(xiàn) z或？位時不做比較。 439。 作業(yè) ? ? ? ? 循環(huán)語句只能用在 initial、 always塊中。 for(i=0。 //兩個操作數(shù) output[2*size:1] oute。 module loop2。 output [12:0]data_out。 end endmodule ? forever語句 語句格式： forever 語句； ? forever表示永久循環(huán)，無條件地?zé)o限次執(zhí)行其后的語句，相當(dāng)于 while(1),直到遇到系統(tǒng)任務(wù) $finish或 $stop使其停止，也可以使用 disable退出循環(huán)。 end endmodule 上述 flag為真，仿真器才會執(zhí)行 counter=counter+1 函數(shù)的目的是通過返回一個值來響應(yīng)輸入信號的值。如在函數(shù)的聲明語句中 返回值的類型或范圍 為缺省 ,則這個寄存器是一位的，否則是與函數(shù)定義中 返回值的類型或范圍 一致的寄存器。 input[7:0] x。 get0=count。 839。h4。b0000_001x : code = 339。 //函數(shù)調(diào)用 endmodule 如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語句啟動任務(wù)。 【 例 】 任務(wù)舉例 module alutask(code,a,b,c)