【正文】 ....................... 14 ： ........................................................................................ 14 ： ........................................................................................ 14 ： .................................................................................... 15 ： ........................................................................................ 15 ： ........................................................................................ 15 ： ........................................................................................ 16 ： ................................................................................................ 16 第六章 自動售貨機控制電路的具體 VHDL 描述 ..................................................... 17 ............................................................................................................ 17 ............................................................................................................ 18 V ........................................................................................................ 22 4，商品金額計算模塊 ................................................................................................. 24 5，給錢處理模塊 ......................................................................................................... 26 6，找零出貨模塊 ......................................................................................................... 27 7 頂層文件 ..................................................................................................................... 28 結束語 ............................................................................................................................ 31 致謝 ................................................................................................................................ 32 參考文獻 ........................................................................................................................ 32 2 第 1 章 緒論 題目背景與選題意義： 隨著電子技術的發(fā)展，當今數(shù)字系統(tǒng)的設計正朝著速度快，容量大，體積小，重量輕的方向發(fā)展，推動該潮流迅猛發(fā)展的引擎就是日趨進步和完善的 ASIC 設計技術。 畢業(yè)設計（論文 ） 題 目 : 基于 FPGA 的自動售貨 機控制系統(tǒng)設計 專 業(yè) : 應用電子技術 班 級 : 10222 學 號 : 39 號 姓 名 : 指導老師 : 成都工業(yè)學院 二〇一三年五月 II 論 文 摘 要 隨著電子技術的發(fā)展，當今數(shù)字系統(tǒng)的設計正朝著速度快，容量大，體積小，重量輕的方向發(fā)展，推動該潮流迅猛發(fā)展的引擎就是日趨進步和完善的 ASIC 設計技術 ， AISC 芯片具有價格低，體積 小，可靠性高等優(yōu)點，目前在電子產(chǎn)品中已有廣泛的應用 ， VHDL 是 一種用來描述數(shù)字邏輯系統(tǒng)的“編程語言”，它通過對硬件行為 的直接描述來實現(xiàn)對硬件的物理實現(xiàn)，代表了當今硬件設計的發(fā)展方向 。s digital system design is moving fast, large capacity, small size, light weight and direction of development, and promote the rapid development of the trend is increasingly the engine of progress and improvement of the ASIC design techniques, AISC chip has a low price, small size, high reliability, and is currently in electronic products has been widely used, VHDL is a digital logic system used to describe the programming language, which acts by direct description of the hardware to the physical implementation of the hardware, the hardware design represents the current direction of development. This article is based on the VHDL design for vending machines to achieve its basic functions, using Altera39。 第四， VHDL 性能評估能力：非依賴器件的設計和可移植能力允許設計者采用不同的器件結構和不同的綜合工具來評估設計，在設計者開始設計之前，無需了解將采用何種器件，設計者可以進行一個完整的設計描述，并且對其進行綜合，生成選定的器件結構的邏輯功能，然后評估結果，選用最合適你設計需求的器件，為了衡量綜合的質量，同樣可以用不同的綜合工具所得到的綜合結果來進行分析和評估。 2． 自動售貨機給出 30 秒的選擇時間，時間倒計時到 系統(tǒng)進入停止狀態(tài)，放棄購買操作。 主控制器模塊（ main_control）：它是自動售貨機的主控制電路，控制商品種類選擇，商品數(shù)量選擇，啟動 /取消操作，和確認購買操作，以及對其它模塊的工作控制。 主控制器的輸入信號和輸出信號如上述的結 構框圖，分別敘述如下： （ 1） 輸入信號： reset：上電復位輸入； sysclk：系統(tǒng)時鐘輸入； start_cancel：啟動與取消按鍵輸入； quantity_sel：商品數(shù)量選擇按鍵輸入； type_sel：商品種類選擇按鍵輸入； timer_down： 選擇定時到信號輸入。 （ 2） 輸出信號： deliver：出貨信號； change：找零金額輸出信號。 啟動 /取消多功能按鍵流程圖 2. 選擇定時模塊 選擇定時模塊有 23 種狀態(tài)：停止狀態(tài)（ IDLE），和計時狀態(tài)（ INCCOUNT）， VHDL 代碼框圖如 倒計時 程序框 圖。 ： Type_sel 為商品種類選擇按鍵，復位時系統(tǒng)默認 type1 及 type1_out 為高電平， type_sel 每按一次種類的選擇轉換一次； quantity_sel 為商品數(shù)量選擇，它的分析與 type_sel 一致 ； start_out為啟動 /取消同步輸出信號，當啟動時 start_out 輸出高電平，當取消時 start_out 輸出低電平；timer_down 為倒計時時間，時間到系統(tǒng)復位，等待再次啟動。 17 第 六 章 自動售貨機控制電路的 具體 VHDL 描述 LIBRARY IEEE。 SIGNAL div3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。 END IF。 END IF。 ELSE div4=div4+1。 USE 。 TYPE state3TYPE IS(s_start,s_cancel)。 BEGIN typesel_rising=type_sel AND (NOT type_sel_dlayed)。set_type3=39。nextstate1=s_type1。 WHEN s_type2=set_type2=39。039。 IF(timer_down=39。 ELSE set_type3=39。set_quan2=39。)THEN set_quan1=39。nextstate2=s_quan2。nextstate2=s_quan1。 WHEN s_quan3=set_quan3=39。039。 start_ctr:PROCESS(start_cancel_rising,state3,timer_down)IS 21 BEGIN setstart=39。139。139。 END IF。 ELSIF(sysclk39。)THEN type1_out=39。139。ELSE type3_out=39。039。END IF。 IF(timer_down_rising=39。 ELSIF(setstart=39。 timer_down_dlayed=timer_down。 ENTITY timer_count IS PORT(reset,sysclk,clk,start_in,ok_buy:IN STD_LOGIC。 SIGNAL timerdown_rising,timerdown_dlayed,clk_rising,clk_dlayed:STD_LOGIC。count_inc=39。 IF(start_in=39。039。)THEN IF(count/=count_u)THEN count_inc=39。139。039。 ELSIF(sysclk39。ELSIF(setdown=39。 ELSIF(count_clr=39。 timer_down_out=timer_down。 type1_in,type2_in,type3_in,quan1_in,quan2_in,quan3_in:IN STD_LOGIC。 VARIABLE uu:STD_LOGIC。 ELSIF(sysclk39。 ELSE uu:=39。139。139。)THEN money_sum_tmpe:=2*1。 AND quan3_in=39。 ELSIF(type3_in=39。139。 END PROCESS。 money_2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 BEGIN IF(reset=39。EVENT AND sysclk=39。139。139。 timer_down_dlayed=timer_down。 USE 。 SIGNAL cc,bb:INTEGER。039。vv:=39。 AND vv=39。 change=CONV_STD_LOGIC_VECTOR(tmpe,4)。 timer_down_dlayed=timer_down。 USE 。 clk :OUT STD_LOGIC)。 END COMPONENT。 END COMPONENT。 BEGIN u1:sysclk_div PORT MAP(sysclk,v