【正文】 地進行交流和共享，從而減小硬件電路設計的工作量，縮短開發(fā)周期。: VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。該設計采用硬件描述語言VHDL，在軟件開發(fā)平臺ISE上完成。10D。7若一組數(shù)據(jù)1，2，3，x的極差為6，則x的值是（）A．7B．8 C．9 D．7或－3矩形的面積為120cm2，周長為46cm，則它的對角線長為（）A．15cmB．16cmC．17cmD．18cm如圖，△ABC中，AB＝AC＝10，BD是AC邊上的高線，DC＝2，則BD等于（(A)4(B)6(C)8(D)第5題第7題第14題第17題)．等腰梯形ABCD中，E、F、G、H分別是各邊的中點，則四邊形EFGH的形狀是（）A．平行四邊形 B．矩形 C．菱形 D．正方形函數(shù)y1＝x(x≥0)，(x＞0)的圖象如圖所示，則結(jié)論：①兩函數(shù)圖象的交點A的坐標為(2，2)； ②當x＞2時，y2＞y1；③當x＝1時，BC＝3； ④當x逐漸增大時，y1隨著x的增大而增大，y2隨著x的增大而減?。渲姓_結(jié)論的序號是()A。該設計的秒表能準確地完成啟動,停止,分段,復位功能。1987 年底，VHDL被 IEEE 和美國國防部確認為標準硬件描述語言。FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。但是此時還沒有在芯片中形成真正的電路。最后，生成一個供編程的文件。有兩個按鈕開關(guān)Start/Stop和Split/Reset，控制秒表的啟動、停止、分段和復位：1，在秒表已經(jīng)被復位的情況下，按下“Start/Stop”鍵，秒表開始計時。 數(shù)據(jù)鎖存器：鎖存數(shù)據(jù)使顯示保持暫停。為了實現(xiàn)秒表暫停和復位的功能，需要鎖存器模塊將時鐘數(shù)據(jù)鎖存起來，并且結(jié)合控制電路滿足秒表的功能。如下代碼為將晶振振蕩器48MHz頻率分頻成1KHz信號：、計數(shù)器對時間基準脈沖進行計數(shù)，完成計時功能。從如下狀態(tài)圖可知，在設計控制模塊時，為實現(xiàn)開發(fā)板上控制秒表的運行暫停和清零功能，必須設置兩個控制輸入端，以及需要時鐘信號輸入端。故除1KHz時鐘信號輸入外，還需要一個按鍵控制信號輸入端以及一個按鍵消抖后輸出信號。將之前所建立的各個模塊級聯(lián)起來，從按鍵輸入信號到按鍵消抖模塊再進而連接到控制器，通過控制模塊對總計數(shù)器模塊、鎖存器模塊、譯碼器模塊、分頻器模塊相互連接起來，并設置晶振輸入信號以及兩個按鍵控制信號輸入，再由譯碼器模塊知，秒表設計的最終輸出由一個38對應的8位位選信號和一組7位的段選信號組成。同時還要考慮內(nèi)部的可配制邏輯塊CLB 的數(shù)量是否夠滿足程序的綜合要求。附：參考文獻：《數(shù)字設計原理與實踐》作者：（美）John 《FPGA應用開發(fā)入門與典型實例》華清遠見嵌入式培訓中心編附件：（源程序）：library IEEE。architecture Behavioral of top isCOMPONENT fenpingqi_48m_1k PORT（clk : IN std_logic。daout2 : OUT std_logic_vector(3 downto 0)。key_out : OUT std_logic)。END COMPONENT。t0 : OUT std_logic_vector(3 downto 0)。t0 : IN std_logic_vector(3 downto 0)。END COMPONENT。beginInst_fenpingqi_48000: fenpingqi_48m_1k PORT MAP（clk =clk，q = clk_1k)。：entity counter10 isPort(clr : in STD_LOGIC。139。architecture Behavioral of counter6 is signal count:std_logic_vector(2 downto 0)。daout2 : out STD_LOGIC_VECTOR(3 downto 0)。END COMPONENT。clk : IN std_logic。begin Inst_fenpingqi_10: fenpingqi_1k_100 PORT MAP（clk =clk，q = clk_100)。：entity control isPort(clk : in STD_LOGIC。signal next_state:std_logic_vector(1 downto 0)。and clk39。architecture Behavioral of fenpingqi_1k_100 is signal counter:STD_LOGIC_vector(3 downto 0)。t11 : in STD_LOGIC_VECTOR(2 downto 0)。signal seg7:std_logic_vector(7 downto 1):=“1111110”。t_2 : in STD_LOGIC_VECTOR(3 downto 0)。t22 : out STD_LOGIC_VECTOR(2 downto 0))。architecture Behavioral of keydb is signal k1,k2:STD_LOGIC。begin process(clk,key_in)begin if clk39。architecture Behavioral of latch isbegin process(display_in,t_0,t_00,t_1,t_11,t_2,t_22)begin if display_in=39。display_in : in STD_LOGIC。event and clk_1k=39。t22 : in STD_LOGIC_VECTOR(2 downto 0)。139。039。begin key if key=“10” then next_state case key is when“10”=next_statenext_statenext_state if key=“01” then next_state case key is when“10”=next_statenext_statenext_state j_clr j_clr j_clr j_clr（2個）： entity fenpingqi_48m_1k isPort(clk : in STD_LOGIC。p : in STD_LOGIC。Inst_counter10_2: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out1，co = co_out2，daout = daout2)。co : OUT std_logic。clk : IN std_logic。daout4 : out STD_LOGIC_VECTOR(2 downto 0)。139。：entity counter6 isPort(clr : in STD_LOGIC。en : in STD_LOGIC。Inst_keydb1: keydb PORT MAP（clk =clk_1k ，key_in = S_S，downtokey_out =S_S_out)。signal S_S_out,S_R_out:std_logic。t1 : IN std_logic_vector(3 downto 0)。t1 : OUT std_logic_vector(3 downto 0)。t_00 : IN std_logic_vector(3 downto 0)。COMPONENT control PORT(clk : IN std_logic。daout4 :