【正文】 0橋單元把系統(tǒng)總線傳輸轉(zhuǎn)化為 APB總線傳輸 。 AHB總線的接口信號(hào) 時(shí)鐘信號(hào)仲裁信號(hào)地址信號(hào)控制信號(hào)寫數(shù)據(jù)讀數(shù)據(jù)響應(yīng)信號(hào) 除了時(shí)鐘與仲裁信號(hào)之外，其余的信號(hào)皆通過多路器傳送。與 AHB的主要不同是讀寫數(shù)據(jù)采用了一條雙向數(shù)據(jù)總線n 先進(jìn) 外設(shè)總線 APB（ Advanced Peripheral Bus）u 適用于低功耗外部設(shè)備，經(jīng)優(yōu)化減少了功耗和接口復(fù)雜度u 適合較復(fù)雜的應(yīng)用，需要遵守較簡(jiǎn)單的操作協(xié)議；擁有眾多的第三方支持46微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)AMBA總線47微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)高性能ARM核高性能片上RAM高性能DMAC核高帶寬片外存儲(chǔ)器接口橋鍵盤 UARTTimerPIOAHB or ASBAPB48微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)IBM CoreConnectn 處理器 局部總線 PLB（ Processor Local Bus）u 高帶寬、低延遲、高性能u 連接高速 CPU核、高速 MEM控制器、高速 DMAC等高性能設(shè)備n 片內(nèi)的 外設(shè)總線 OPB（ Onchip Peripheral Bus）u 連接低性能設(shè)備，減少其對(duì) PLB的性能影響u 通過 OPB橋?qū)崿F(xiàn) PLB主設(shè)備和 OPB從設(shè)備的數(shù)據(jù)傳輸n 設(shè)備 控制寄存器總線 DCR（ Device Control Register）u 用于配置 PLB設(shè)備和 OPB設(shè)備的狀態(tài)寄存器和控制寄存器u 減輕 PLB總線在低性能狀態(tài)下的負(fù)荷n 方案完整，但一般用于高性能系統(tǒng)設(shè)計(jì)中（如工作站），不太適合簡(jiǎn)單的嵌入式系統(tǒng)應(yīng)用49微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)CoreConnect總線結(jié)構(gòu)框圖Embedded System高性能CPU核高速存儲(chǔ)器 仲裁DMAC核外部總線結(jié)構(gòu)接口OPB 橋Keyboard UARTTimerPIOPLBOPBDCR50微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)Silicore的 Wishbonen 定義了一條高速總線的 信號(hào)和總線周期 。n Ci接管總線后 ， BG信號(hào)不再后傳 ，即 BGOUTi＝ 0 34微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)各主控器有各主控器有 獨(dú)立的獨(dú)立的 總線請(qǐng)求 BR、 總線允許 BG，互不影響，互不影響總線仲裁器總線仲裁器 直接識(shí)別直接識(shí)別 所有設(shè)備的請(qǐng)求，并向選中的設(shè)備所有設(shè)備的請(qǐng)求，并向選中的設(shè)備 Ci發(fā)發(fā) BGi特點(diǎn)：各主控模塊有獨(dú)立的請(qǐng)求信號(hào)線和允許信號(hào)線，其優(yōu)先級(jí)別由總線仲裁器內(nèi)部模塊判定；優(yōu)點(diǎn)：總線請(qǐng)求響應(yīng)的速度快；缺點(diǎn)：擴(kuò)充性較差；并行仲裁總線仲裁器C1 C2 Cn總線…BR1BG1BR2BG2BRnBGn…BBBCLK（總線時(shí)鐘）35微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)串并行二維仲裁從下一設(shè)備主模塊 1 主模塊 2 主模塊 3允許 BG請(qǐng)求 BR 忙 BB總線仲裁器……主模塊 4到下一設(shè)備綜合了前兩種仲裁方式的優(yōu)點(diǎn)和缺點(diǎn)36微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)分布式總線仲裁方式n 總線上各個(gè)設(shè)備都有總線仲裁模塊n 當(dāng)任何一個(gè)設(shè)備申請(qǐng)總線，置 “總線忙 ”狀態(tài)，以阻止其他設(shè)備同時(shí)請(qǐng)求IN OUT主設(shè)備 1IN OUT主設(shè)備 2IN OUT主設(shè)備 3IN OUT主設(shè)備 4IN OUT主設(shè)備 5總線請(qǐng)求總線忙+5V仲裁線總線37微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線操作與時(shí)序n 總線操作 ：計(jì)算機(jī)系統(tǒng)中，通過總線進(jìn)行信息交換的過程稱為總線操作n 總線周期 ：總線設(shè)備完成一次完整信息交換的時(shí)間u 讀 /寫存儲(chǔ)器周期u 讀 /寫 IO口周期uDMA周期u 中斷周期n 多主控制器 系統(tǒng)，總線操作周期一般分為 四個(gè)階段u 總線請(qǐng)求及仲裁階段、尋址階段、傳數(shù)階段和結(jié)束階段n 單個(gè)主控制器 系統(tǒng)，則只需要尋址和傳數(shù)兩個(gè)階段38微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)總線主控制器的作用n 總線系統(tǒng)的資源分配與管理n 提供總線定時(shí)信號(hào)脈沖n 負(fù)責(zé)總線使用權(quán)的仲裁n 不同總線協(xié)議的轉(zhuǎn)換和不同總線間數(shù)據(jù)傳輸?shù)木彌_39微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)總線時(shí)序n 總線時(shí)序 是指總線事件的協(xié)調(diào)方式，以實(shí)現(xiàn)可靠的尋址和數(shù)據(jù)傳送n 總線時(shí)序類型u同步 ：所有設(shè)備都采用一個(gè)統(tǒng)一的時(shí)鐘信號(hào)來協(xié)調(diào)收發(fā)雙方的定時(shí)關(guān)系u異步 ：依靠傳送雙方互相制約的握手(handshake)信號(hào)來實(shí)現(xiàn)定時(shí)控制u半同步 ：具有同步總線的高速度和異步總線的適應(yīng)性40微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)同步并行總線時(shí)序n 特點(diǎn)u 系統(tǒng)使用 同一時(shí)鐘信號(hào) 控制各模塊完成數(shù)據(jù)傳輸u 一般 一次讀寫操作可在一個(gè)時(shí)鐘周期內(nèi)完成，時(shí)鐘前、后沿分別指明總線操作周期的開始和結(jié)束u 地址、數(shù)據(jù)及讀 /寫等控制信號(hào)可在時(shí)鐘沿處改變n 優(yōu)點(diǎn)： 電路設(shè)計(jì)簡(jiǎn)單，總線帶寬大，數(shù)據(jù)傳輸速率快n 缺點(diǎn)： 時(shí)鐘以最慢速設(shè)備為準(zhǔn)，高速設(shè)備性能將受到影響同步時(shí)鐘地址信號(hào)數(shù)據(jù)信號(hào)控制信號(hào)延時(shí)41微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)異步并行總線時(shí)序n 特點(diǎn)：系統(tǒng)中可以 沒有統(tǒng)一的時(shí)鐘源 ，模塊之間依靠各種聯(lián)絡(luò)（握手）信號(hào)進(jìn)行通信，以確定下一步的動(dòng)作n 優(yōu)點(diǎn)： 全互鎖方式可靠性高，適應(yīng)性強(qiáng)n 缺點(diǎn)： 控制復(fù)雜，交互的聯(lián)絡(luò)過程會(huì)影響系統(tǒng)工作速度地址信號(hào)數(shù)據(jù)信號(hào)主設(shè)備聯(lián)絡(luò)信號(hào)從設(shè)備聯(lián)絡(luò)信號(hào)①③②① 準(zhǔn)備好接收（ M發(fā)送地址信號(hào)）③ 已收到數(shù)據(jù)（ M撤銷地址信號(hào)）④④ 完成一次傳送（ S撤銷數(shù)據(jù)信號(hào)）② 已送出數(shù)據(jù)（ S發(fā)送數(shù)據(jù)信號(hào)）42微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)半同步并行總線時(shí)序n 特點(diǎn)：同時(shí)使用主模塊的 時(shí)鐘信號(hào) 和從模塊的 聯(lián)絡(luò)信號(hào)n 優(yōu)點(diǎn)： 兼有同步總線的速度和異步總線的可靠性與適應(yīng)性252。 對(duì)衰減的敏感性： 信號(hào)通過傳輸介質(zhì)時(shí)的功率損耗n 總線協(xié)議 總線信號(hào)： 有效電平、傳輸方向 /速率 /格式等電氣性能機(jī)械性能總線時(shí)序： 規(guī)定通信雙方的聯(lián)絡(luò)方式總線仲裁： 規(guī)定解決總線沖突的方式 如接口尺寸、形狀等其它： 如差錯(cuò)控制等4微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)總線協(xié)議組件5微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)總線分類按 所處位置(數(shù)據(jù)傳送范圍)片內(nèi)總線芯片總線 （片間總線、元件級(jí)總線）系統(tǒng)內(nèi)總線 （插板級(jí)總線）系統(tǒng)外總線 （通信總線）非通用總線（與具體芯片有關(guān)）通用標(biāo)準(zhǔn)總線地址總線控制總線按 總線功能 數(shù)據(jù)總線并行總線串行總線按 數(shù)據(jù)格式 按 時(shí)序關(guān)系(握手方式 )同步異步半同步同步異步6微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì)④ 外部總線、(系統(tǒng) )外總線如并口、串口③ 系統(tǒng)總線、(系統(tǒng) )內(nèi)總線如 ISA、 PCI② 片 (間 )總線三總線形式① 片內(nèi)總線單總線形式計(jì)算機(jī)系統(tǒng)的四層總線結(jié)構(gòu)運(yùn)算器寄存器控制器CPU存儲(chǔ)芯片I/O芯片主板 擴(kuò)展接口板擴(kuò)展接口板計(jì)算機(jī)系統(tǒng)其 他 計(jì)算機(jī)系 統(tǒng)其 他儀 器系 統(tǒng)7