【正文】 25dB漢寧44dB哈明53dB布萊克曼74dB 等同波紋設(shè)計(jì)方法窗函數(shù)法存在某些缺陷。3)主瓣的寬度要窄，這樣可以得到比較窄的過渡帶。由此可見，如果窗函數(shù)的主瓣越寬，過渡帶就越寬。的時(shí)間會(huì)相應(yīng)增加。 （213） 頻率采樣型FIR結(jié)構(gòu)圖 FIR數(shù)字濾波器的設(shè)計(jì)方法 FIR濾波器設(shè)計(jì)方法是以直接逼近所需離散時(shí)間系統(tǒng)的頻率響應(yīng)為基礎(chǔ)的。 線性相位型 相位響應(yīng)是頻率的線性函數(shù) （25）其中β=0或п/2。 直接型結(jié)構(gòu)N 階的FIR 濾波器系統(tǒng)的傳遞函數(shù)為 (22) 它有 N1階極點(diǎn)在Z=0 處 有 N1 個(gè)零點(diǎn)位于有限Z平面的任何位置，系統(tǒng)差分方程表達(dá)式為 (23)上式就是輸入序列x(n) 與單位沖擊響應(yīng) h(n ) 的線性卷積 由上式可知 n 時(shí)刻的輸入y (n ) 僅于 n 時(shí)刻的輸入以及過去N1 個(gè)輸入值有關(guān) 。，因而可用快速傅里葉變換(FFT)算法來實(shí)現(xiàn)過濾信號(hào)，可大大提高運(yùn)算效率。第五章是結(jié)論與展望，對(duì)論文進(jìn)行了總結(jié)并對(duì)數(shù)字信號(hào)處理的發(fā)展進(jìn)行了展望。本課題研究的主要內(nèi)容是利用FPGA進(jìn)行有限沖擊響應(yīng)(FIR)數(shù)字濾波器的研究，課題的主要內(nèi)容如下:(1)以FIR濾波器的基本原理為依據(jù)，研究適應(yīng)工程實(shí)際的數(shù)字濾波器的設(shè)計(jì)方法。并行分布式算法結(jié)構(gòu)齊整，利用流水實(shí)現(xiàn)，多用于對(duì)速度要求高的場(chǎng)合，但占用資源大。雖然位串行乘法器使乘法器的硬件規(guī)模到了最小，但由于運(yùn)算周期過長，在對(duì)一些實(shí)時(shí)性要求較高的場(chǎng)合是不適用的。第二種是采用專用的DSP芯片，但是DSP的串行指令執(zhí)行方式使其速度和效率大打折扣，因此當(dāng)濾波器的系數(shù)增加或字長增長時(shí)，計(jì)算時(shí)間會(huì)大大增加，而且在一些高速的應(yīng)用中，DSP的性能的提高卻落后于需求的增加。相對(duì)于串行運(yùn)算為主導(dǎo)的通用DSP芯片來說，其并行度和可擴(kuò)展性都很好，它逐漸成為構(gòu)造可編程的高性能算法結(jié)構(gòu)的新的選擇。近年來由于多媒體技術(shù)和無線通信的發(fā)展對(duì)DSP應(yīng)用的要求不斷地這些應(yīng)用對(duì)信號(hào)處理要求高，需要采用處理速度高的硬件來實(shí)現(xiàn)DPS，隨著CMOS工藝的線寬不斷縮小，從研制高性能的DSP專用芯片處理器，直到近年來可以在單片上集成DSP的應(yīng)用。但數(shù)字信號(hào)處理目前仍存在的缺點(diǎn)是:在一些重要研究領(lǐng)域，數(shù)字信號(hào)處理的速度還達(dá)不到實(shí)時(shí)處理的要求，例如超高頻A/D轉(zhuǎn)換器。 用FPEG來實(shí)現(xiàn)數(shù)字濾波器按單位脈沖響應(yīng)長度來分， 可分為無限長單位脈沖響應(yīng) IIR濾波器和有限長單位脈沖響應(yīng)FIR 濾波器。信號(hào)處理的目的一般是對(duì)信號(hào)進(jìn)行分析、變換、與識(shí)別等。數(shù)字信號(hào)處理中一個(gè)非常重要且應(yīng)用普遍的技術(shù)就是數(shù)字濾波。在數(shù)字信號(hào)處理領(lǐng)域，具有領(lǐng)先和實(shí)際意義，本課題將通過實(shí)驗(yàn)用分布式算法來設(shè)計(jì)FIR濾波器的設(shè)計(jì)并對(duì)所設(shè)計(jì)的系統(tǒng)進(jìn)行仿真實(shí)現(xiàn)，驗(yàn)證結(jié)果。硬件主要采用MCU(單片機(jī))、DPS(數(shù)字信號(hào)處理器)和集成電路來實(shí)現(xiàn)。而在FPGA信號(hào)處理和系統(tǒng)方面，有了可喜進(jìn)展，正在進(jìn)行與世界先進(jìn)國家同樣的研究。由于這種方法速度慢，難以對(duì)信號(hào)進(jìn)行實(shí)時(shí)處理，因而多用于教學(xué)與科研。位串行乘法器的實(shí)現(xiàn)方法主要是通過對(duì)乘法運(yùn)算進(jìn)行分解，用加法器來完成乘法功能。這種方法是目前比較常用的基于FPGA設(shè)計(jì)FIR濾波器的方法。隨著數(shù)字信息技術(shù)的發(fā)展，數(shù)字濾波器已在許多領(lǐng)域得到廣泛應(yīng)用。第三章闡述了一個(gè)基于VHDL的低通濾波器的設(shè)計(jì)，介紹了VHDL語言以及其開發(fā)環(huán)境，說明具體實(shí)現(xiàn)方法，用MATLAB計(jì)算出所需參數(shù)，用VHDL語言編程，完成對(duì)整個(gè)FIR濾波器的功能模塊的劃分，以及各個(gè)功能模塊的具體設(shè)計(jì)。而IIR濾波器需要執(zhí)行無限數(shù)量次卷積。FIR 數(shù)字濾波器主要用來實(shí)現(xiàn)信號(hào)預(yù)處理、 防混疊、帶選、 抽選/插補(bǔ) 、濾波和卷積等功能的。 轉(zhuǎn)置型FIR濾波器結(jié)構(gòu) 級(jí)聯(lián)型將系統(tǒng)函數(shù)H(z)轉(zhuǎn)換為具有實(shí)系數(shù)的二階節(jié)的積，然后這些二階節(jié)均用直接型實(shí)現(xiàn)，整個(gè)濾波器作為二階節(jié)的級(jí)聯(lián)。h(k):第k級(jí)抽頭系數(shù)(單位脈沖響應(yīng))。)。具體設(shè)計(jì)步驟如下：a)給定所要求的理想的頻率響應(yīng)函數(shù)；b)求其傅立葉反變換，即 (214)c)根據(jù)允許的過渡帶寬及阻帶最小衰減的要求，可選定窗函數(shù)W(n)的形狀及濾波器長度N，一般的N要通過多次試探后才能確定；d)求得所設(shè)計(jì)的FIR濾波器的單位樣值響應(yīng)h(n)= (215)e)計(jì)算出，檢測(cè)是否滿足設(shè)計(jì)要求；總的系統(tǒng)函數(shù)為： (216)其中，HN為第N個(gè)頻段的濾波器系統(tǒng)函數(shù)， (217)Hd()abc(N1)/2(N+1)/2nn 截止頻率為的理想低通數(shù)字濾波器幅度頻率特性 對(duì)實(shí)際FIR濾波器有影響的只是窗函數(shù)的幅度頻率特性。換句話說，增加截取函數(shù)的長度N只能相應(yīng)的減小過渡帶，而不能改變?yōu)V波器的波動(dòng)程度。在保證主瓣的寬度達(dá)到一定要求的條件下，適當(dāng)?shù)貭奚靼甑膶挾葋頁Q取旁瓣的波動(dòng)減小。對(duì)于線性相位的FIR濾波器來說，有可能導(dǎo)得一組條件，對(duì)這組條件能夠證明，在最大近似誤差最小化的意義下，這個(gè)設(shè)計(jì)是最優(yōu)的。在確定混疊濾波器時(shí)，應(yīng)該考慮ADC分辨率的要求。現(xiàn)在，VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到了眾多EDA公司的支持，在電子工程領(lǐng)域，己成為事實(shí)上的通用硬件描述語言。這種方式突破了門級(jí)設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本。時(shí)序仿真和功能仿真工具通常由FPGA/CPLD公司的EDA開發(fā)工具直接提供，也可以選用第三方的專業(yè)仿真工具，它們可以完成兩種不同級(jí)別的仿真測(cè)試。利用MATLAB軟件。（2）帶通020kHz。對(duì)于一個(gè)N階FIR濾波器而言，直接結(jié)構(gòu)實(shí)現(xiàn)的FIR濾波器共需要N級(jí)數(shù)據(jù)移位寄存器、N個(gè)乘法器和N1個(gè)加法器。通過一個(gè)共完成N/2次計(jì)數(shù)的計(jì)數(shù)器來控制乘累加操作，當(dāng)計(jì)數(shù)值為對(duì)應(yīng)的數(shù)值時(shí)完成對(duì)應(yīng)的輸入信號(hào)與系數(shù)的乘積，并與之前和乘積相加，最后再重新計(jì)數(shù)開始，也就是在計(jì)數(shù)值為0時(shí)把乘累加的結(jié)果輸出，從而完成一次濾波輸出。 fsclk: 采樣時(shí)鐘信號(hào)。end loop。wait for 11 us。end process wr_data。)。 line No. 50)（4）在整個(gè)程序執(zhí)行過程中，輸入正弦波模擬信號(hào)分為兩個(gè)過程進(jìn)行采樣處理，在一個(gè)周期上共采樣100個(gè)點(diǎn)，正半周采樣50個(gè)點(diǎn)，負(fù)半周采樣50個(gè)點(diǎn)。wait for 11 us。end loop。end loop。 1．條件：輸入數(shù)據(jù)頻率為455Hz（fs=1/T =1/2200us =455Hz）。 5結(jié)論與展望數(shù)字信號(hào)處理的最主要應(yīng)用領(lǐng)域就是數(shù)字濾波，數(shù)字濾波器與快速傅里葉變換(FFT)被公認(rèn)為數(shù)字信號(hào)處理的兩大基石。 總而言之，F(xiàn)PGA是今后數(shù)字系統(tǒng)發(fā)展的一個(gè)重要方向，具有廣闊的應(yīng)用前景。coefficient: process(rst)begin process coefficientif(rst = 39。d_in = sin v(j)。RAMDATA(1) = D_in。)。 line No. 50)for k in 0 to 99 loopfor j in 0 to 49 loopFSCLK =‘1’。FSCLK = ‘0’。end process filtering_data。end process accumulation。beginif (rst = ‘1’) thenD_OUT =“000000000000000000000”。end loop。wait for 11 us。 176。end if。 Ts=22us, fs=FSCLK =‘0’。) thenfor i in 1 to 57 loopROMDATA(i) =“000000000000000000000”。王老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、一絲不茍的工作作風(fēng)、高度的責(zé)任感對(duì)我影響至深，使我受益終生。這是由于FPGA器件集成度高、體積小，使用它可以大大縮短開發(fā)的周期，減少資金的投入，將原來的電路板級(jí)產(chǎn)品升級(jí)為芯片級(jí)產(chǎn)品。 f=455Hz時(shí)FIR濾波器輸出 1．條件：輸入數(shù)據(jù)頻率為截止頻率22kHz。end process accumulation。end process filtering_data。wait for 11 us。d_in = sinv(j)。 176。在整個(gè)周期上采樣100次，176。（2）將輸入的數(shù)據(jù)信號(hào)寫入數(shù)據(jù)存儲(chǔ)器RAM（由D觸發(fā)器組成）中wr_data: process(rst,fsclk)beginif (rst =‘1’) thenfor k in 1 to 57 loopRAMDATA(k) =＂000000000000000000000＂。 ROMDATA(2) =“000000000001001001110”。subtype ROMbyte is signed (