【正文】 120Hz之間?？刂破鳟a(chǎn)生同步脈沖 TTL電平來設(shè)置電流通過偏轉(zhuǎn)磁鐵的頻率，以確保像素或視頻數(shù)據(jù)在適當?shù)臅r間送給電子槍。盡管下面的描述僅限于 CRT， LCD已經(jīng)發(fā)展到可以同 CRT使用同樣的時序信號了。每個顏色信號串一個電阻，每位的顏色信號分別是VGA_RED、 VGA_BLUE、 VGA_GREEN。光柵掃描的路徑通常為：從上到下掃過每一行，在每一行中從左到右 6 地進行掃描。常見的彩色顯示器一般都是由 CRT（陰極射線管）構(gòu)成，每一個像素的色彩由紅、綠、藍三基色構(gòu)成?，F(xiàn)以正極性為例，說明 CRT 的工作過程： R、 G、 B為正極性信號，即高電平有效。 VGA 接口是一種 D 型接口，上面共有 15 個針孔，非對稱地分成 3 排，每排 5 個，其排列及接口定義如圖 所示。目前可編程邏輯器件主要有兩大類：復(fù)雜可編程邏輯器件（ plex programmable logic device,CPLD）和現(xiàn)場可 編程邏輯器件（ filed programmable gate array,FPGA）。 ，運行時，從外部存儲器讀取顯示數(shù)據(jù)。 自帶 的 ByteBlasterII 下載線可以下載 Altera 公司的所有 FPGA芯片。 QuartusII軟件概述 QuartusII 軟件 是 Altera 公司最新版本的 EDA 開發(fā)軟件，支持 APEX 系列、 Cyclone 系列、Stratix 系列和 Excalibur 系列等新型系列器件的開發(fā)。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。 FPGA 的基本特點主要有： 1）采用 FPGA 設(shè)計 ASIC 電路 ，用戶不需要投片生產(chǎn)，就能得到合用的芯片。但基于 VGA 標準的顯示器仍是目前普及率最高的顯示器 [1]。目前， Verilog 語言 已經(jīng)成為各家 EDA 工具和集成電路廠商認同和共同推廣的標準化硬件描述語言，隨著科學(xué)技術(shù)的迅猛發(fā)展，電子工業(yè)界經(jīng)歷了巨大的飛躍。 CRT 顯示器作為一種通用 型顯示設(shè)備，如今已廣泛應(yīng)用于我們的工作和生活中。在基于 FPGA 的大規(guī)模嵌入式系統(tǒng)設(shè)計中，為實現(xiàn) VGA 顯示功能 ,既可以使用專用的 VGA 接口芯片如 SPX7111A 等，也可以設(shè)計和使用基于 FPGA 的 VGA 接口軟核。 2 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。因此， FPGA 的使用非常靈活。 QuartusII 輸入的設(shè)計過程可分為創(chuàng)建工程、輸入文件、項目編譯、項目校驗和編程下載等幾個步驟。要進行彩條顯示，彩色方塊顯示，利用案件實現(xiàn)顯示模式的切換。 VGA 接口大多應(yīng)用在顯示器與顯卡之間；同時還可以用用在擦二色等離子電視輸入圖像的模數(shù)轉(zhuǎn)換上； VGA 接口同樣也是 LCD 液晶顯示設(shè)備的標準接口。在 FPGA 的設(shè)計中可以使用很少的資源，就產(chǎn)生 VGA 各種信號。顯示是用逐行掃描的方式解決，陰極射線槍發(fā)出電子束打在涂有銀光粉的熒光屏幕上，產(chǎn) 生 R,G,B 三基色，合成一個彩色像素 [78]。 5 圖 行場掃描示示意圖 硬件電路實現(xiàn) VGA 的圖形模式分為 3 類： CGA、 EGA 兼容的圖形模式；標準的 VGA 圖形模式；VGA 擴展圖形模式?，F(xiàn)在顯示器都是通過光柵掃描方式來進行屏幕掃描。 VGA 接口與 FPGA 引腳連接見圖 。以下提供的 VGA系統(tǒng)和時序信息作為例子來說明 FPGA在 640 480模式下是如何驅(qū)動 VGA監(jiān)視器的。在消隱周期 —— 電子束重新分配和穩(wěn)定于新的水平或垂直位時，丟失了許多信息。 根據(jù)圖 ， VGA控制器產(chǎn)生水平同步時序信號（ HS）和垂直同步時序信號 (VS)，調(diào)節(jié)在每個像素時鐘視頻數(shù)據(jù)的傳送。同步脈沖的時序?qū)挾龋?TPW）和前后門拱的間隔 TFP和 TBP)基于觀察多種 VGA的顯示屏的結(jié)果。 10 圖 鎖相環(huán)模塊 鎖相環(huán) 的設(shè)計部分程序如 下 ： module pll ( inclk0, c0, c1)。 wire [0:0] sub_wire1 = sub_wire0[0:0]。b0), .configupdate (139。b1), .scanaclr (139。 endmodule 顯示 模塊 VGA 顯示 模塊用于產(chǎn)生 彩條圖像 ， 實現(xiàn)橫彩條、豎彩條、棋盤彩條轉(zhuǎn)換， 并控制顯示范圍和消隱范圍以及產(chǎn)生水平同步時序信號 hs 和垂直同步時序信號 vs 的值。開發(fā)板的 DDR SDRAM 提供了一個足夠的顯示緩沖區(qū)。 //VGA 行同步信號 output vsync。 wire vsync。d29, Whole_frame = 1239。 else vcount = vcount + 139。//產(chǎn)生行同步信號 (低電平 ) 14 assign vsync = vsync_r。 assign disp_RGB = (dat_act) ? data : 339。 //產(chǎn)生棋盤格 239。 //青 else if(hcount 573) v_dat = 339。 //藍 else if(hcount 853) v_dat = 339。 //綠 else if(hcount 1133) v_dat = 339。 //黑 end always (posedge clock) //產(chǎn)生橫彩條 begin if(vcount 94) h_dat = 339。 //綠 else if(vcount 334) h_dat = 339。 //黑 end endmodule 模塊 LCD 模塊分為 分頻器子模塊、狀態(tài)控制子模塊和頂層模塊。 //對時鐘進行計數(shù)分頻 reg clk_BUF。 else if(t == 26026) clk_BUF = ~clk_BUF。 //使能信號， 1 時讀取信息 ,1→ 0(下降沿 )執(zhí)行指令 output[7:0] lcd_data。d7, IDLE = 439。 //lcd_rs 輸出寄存器 reg lcd_rw_reg = 139。 lcd_data_reg = 839。b00000001。 lcd_data_reg = 839。b11000000。 Data_First_Buf = (Data_First_Buf 8)。b0。 lcd_rs_reg = 139。 assign lcd_rs = lcd_rs_reg。 //使能信號， 1 時讀取信息 ,1→ 0(下降沿 )執(zhí)行指令 output lcd_rs。 給系統(tǒng)上電，在顯示器上就可以看見兩種模式的彩條：橫彩條和豎彩條。 .4 總結(jié) 用 FPGA 來控制 VGA，充分發(fā)揮了 FPGA 可重構(gòu)的優(yōu)勢，克服了以往通用處理器體系結(jié)構(gòu)不易修改、體積較大等弊端。 。 利用可編程邏輯器件可以很方便地實現(xiàn)數(shù)字系統(tǒng)設(shè)計，基于 FPGA 器件的 VGA 控制器可以實現(xiàn)顯示器的實時顯示。設(shè)計產(chǎn)生 14 個彩條，將 768 行的像素分成 14 份，用 vcont 來控制計數(shù)區(qū)域。 //0=向 LCD 寫入指令或數(shù)據(jù) ,1=從 LCD 讀取信息 output[7:0] lcd_data。 assign lcd_en = lcd_en_sel ? clk_lcd : 139。 19 display_count = display_count + 139。b0。b1。b0。 end SETDDRAM_1: begin state = WRITERAM_1。 lcd_data_reg = 839。 lcd_en_sel = 139。 //lcd_rw 輸出寄存器 reg[7:0] lcd_data_reg。 //空閑 reg [127:0] Data_First = VGAcaitiaotu。d1, //清屏指令 17 SETFUNCTION = 439。 endmodule 狀態(tài)控制子模塊程序： module lcd_ctrl (clk_lcd, sys_rst_n, lcd_rs, lcd_rw, lcd_en, lcd_data )。d0。 電路圖如圖 所示。 //紫 else if(vcount 394) h_dat = 339。 //白 else if(vcount 154) h_dat = 339。 //紫 15 else if(hcount 1203) v_dat = 339。 //白 else if(hcount 923) v_dat = 339。 //綠 else if(hcount 643) v_dat = 3