215215215芯片用戶手冊(cè)(完整版)
【正文】 圖2 芯片特性說(shuō)明 芯片的封裝和引腳LXY28162采用SOP－24和TSSOP24封裝，管腳定義如下圖圖2 芯片引腳圖表1 芯片引腳說(shuō)明管腳腳號(hào)類型功能GND1電源控制邏輯地和恒流源地SDI2施密特觸發(fā)輸入串行數(shù)據(jù)輸入CLK3施密特觸發(fā)輸入串行移位時(shí)鐘輸入LE4施密特觸發(fā)輸入串行數(shù)據(jù)鎖存及功能控制OUT0～155～20輸出恒流輸入，電流為560mANC21空腳無(wú)定義SDO22可控延時(shí)輸輸出輸據(jù)輸出腳，有四級(jí)延時(shí)可選10ns，20ns，30ns，或時(shí)鐘下降緣REXT23控制外接一電阻控制恒流腳電流大小VDD24電源5V電源 芯片最大極限值表2 芯片最大物理極限值參數(shù)符號(hào)范圍單位工作電壓VDD7V輸入電壓(SDI)VIN～VDD+V輸出電流IOUT+80mASustaining Voltage at OUT PortVDS7V數(shù)據(jù)、時(shí)鐘頻率*DCLK+25MHz地線電流IGND+1300mA功耗(On PCB, Ta=25176。 177。C 開關(guān)特性（VDD＝5V）表4 開關(guān)特性表特性指標(biāo)符號(hào)測(cè)試條件最小典型最大單位 建立時(shí)間SDI DCLK↑ tSU01nsLE↑ – DCLK↑ tSU11nsLE↓ – DCLK↑ tSU25ns保持時(shí)間DCLK↑ SDI tH03nsDCLK↑ LE↓ tH17ns傳輸延遲時(shí)間 DCLK SDO (可選擇) tPD0VDD= VIH=VDD VIL=GND 51020ns152030ns253040nsDCLK 下降緣輸出GCLK – OUT8n tPD1*75ns Stagger Delay Time OUT8n + 1* tDL1RL=152? CL=10pF C1=100nF C2=10μF 25ns OUT8n + 2 * tDL250ns OUT8n + 3 * tDL375ns OUT8n + 4 *tDL4100nsOUT8n + 5 *tDL5125nsOUT8n + 6 *tDL6150nsOUT8n + 7 *tDL7175ns脈沖寬度 LE tw(L)5nsDCLK tw(DCLK)20nsGCLK tw(GCLK)20ns電流輸出端上升時(shí)間 ** tOR1020ns電流輸出端下降時(shí)間**tOF10
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