【正文】 據(jù)beginidle = 139。end839。b0。rdsig = 139。d1。elsedataerror = 139。b1。rdsig = 139。rdsig = 139。 第七部分 總結(jié) 這次課程設計歷時兩個星期，在這段日子里，可以說是苦多于甜，但是可以學的到很多很多的東西，同時不僅可以鞏固以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。知識是無窮無盡的，知識的獲取需要一顆上進的心，老師將我們領(lǐng)進了門，下面的路就應該我們自己出去去走，即使充滿荊棘，也要努力奮斗向前沖。在連接各個模塊的時候一定要注意才能得出正確的結(jié)果，否則，出現(xiàn)任何一點小的誤差就會導致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示。模塊通過功能仿真與時序仿真，生成了可綜合的網(wǎng)表。endendcaseendelsebegint = 839。elseframeerror = 139。rdsig = 139。d152: //接收奇偶校驗位beginidle = 139。b1。dataout[6] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d24: //接收第0位數(shù)據(jù)beginidle = 139。b1)begincase (t)839。endalways (posedge clk)beginif (rxfall amp。reg [7:0] t。 //采樣時鐘input rx。endelsebeginwrsig = 139。reg wrsig。d0。b0。 //發(fā)送停止位 idle = 139。 //發(fā)送奇偶校驗位presult = datain[0]^paritymode。d128:begintx = datain[7]。end839。d1。t = t + 839。b1。idle = 139。 //發(fā)送數(shù)據(jù)0位presult = datain[0]^paritymode。d0:begintx = 139。amp。reg presult。input clk。發(fā)送器結(jié)構(gòu)圖2）下圖是接收器結(jié)構(gòu)圖。b000010, 2639。其中 $a1存的數(shù)據(jù)是32’h001c，$t7存的數(shù)據(jù)是32’h0004分支指令：bne $s0, $s1, start3239。其中 $a1存的數(shù)據(jù)是32’h001c，$t7存的數(shù)據(jù)是32’h0004Slt運算：slt $s0, $a1, $t73239。其中 $a1存的數(shù)據(jù)是32’h001c，$t7存的數(shù)據(jù)是32’h0004或運算or $s0, $a1, $t73239。其中 $a1存的數(shù)據(jù)是32’h001c，$t7存的數(shù)據(jù)是32’h0004與運算：and $s0, $a1, $t73239。其中 $a1存的數(shù)據(jù)是32’h001c，$t7存的數(shù)據(jù)是32’h0001減法指令：sub $s0, $a1, $t73239。其中$s0寄存器中存的值為32’b1000,$t7存的數(shù)據(jù)32’h001c算術(shù)邏輯運算：加法指令：add $s0, $a1, $t73239。b10001, 1639。/**/ mux (32) mux5_PCnext(.in0(mux4out),.in1(jumpaddr),.out(PCnext),.ctrl(Jump))。mux (32) mux3_datareg(.in1(memdata),.in0(ALUout),.out(data_regwrite),.ctrl(MemtoReg))。instruction_reg ins_reg(.pc(PC),.ins(instruction))。wire [31:0] PC。b0,in}。h000c。 539。h000c。 539。b10: mem[addr]=data。b111。 639。b110。 else ALU_out=0。b110: ALU_out=in1in2。有3個控制輸入，而八種可能的輸入組合中只有5種可能出現(xiàn)。數(shù)據(jù)加載和存儲指令：lw、sw指令 3）單周期MIPS（流程控制指令部分）設計與實現(xiàn)設計要求：參考《計算機組成與設計硬件/軟件接口》、設計處理器整體結(jié)構(gòu)和模塊劃分，實現(xiàn)支持branch equal(beq)、jump(j)、jump and link(jal)、jump register(jr)指令的MIPS單周期數(shù)據(jù)通路，并比較各種實現(xiàn)的效率、面積和速度。4）通用異步串行收發(fā)器（UART）設計與實現(xiàn)具有基本手法功能的通用異步串行收發(fā)器，并比較各種實現(xiàn)的效率、面積和速度。跳轉(zhuǎn)指令：beq條件跳轉(zhuǎn)和j、jr、jl跳轉(zhuǎn)對于取字和存儲指令，ALU用于計算存儲地址；對于R型指令， 根據(jù)指令的低6位功能字段的內(nèi)容， ALU執(zhí)行5中操作中的一種。 339。 default: ALU_out=0。 239。b100100: ALU_ctrl=339。 default: ALU_ctrl=0。 default: $display(error)。b01111: data1 = 3239。 539。b01111: data2 = 3239。 539。endmodule取指部件：首先要從存儲器中將指令取出。wire [31:0] instruction。control con(.in(instruction[31:26]), .RegDst(RegDst), .Jump(Jump), .Branch(Branch), .MemRead(MemRead), .MemtoReg(MemtoReg), .ALUOp(ALUOp), .MemWrite(MemWrite), .ALUSrc(ALUSrc), .RegWrite(RegWrite))。left_shift lshift1(.in(signal_extend),.out(signal_extend_l))。ALU_ctrl ALU_ctrl(.ALUOp(ALUOp),.funct(instruction[5:0]),.ALU_ctrl(ALUctrl))。h0001}。h00: ins={639。h00: ins={639。h00: ins={639。h00: ins={639。h00: ins={639。h04: ins={639。h08}。其主要功能是：接受移位接收寄存器和接受控制邏輯工程。 //UART時鐘input [7:0] datain。reg[7:0] t。 (~idle)) //當發(fā)送命令有效且線路為空閑時，啟動新的數(shù)據(jù)發(fā)送進程beginsend = 139。b0。idle = 139。b1。t = t + 839。d1。end839。d112:begintx = datain[6]。 //發(fā)送數(shù)據(jù)7位presult = datain[7]^presult。idle = 139。b1。 //一幀資料發(fā)送結(jié)束t = t + 839。idle = 139。reg [7:0] t。b0。 //UART數(shù)據(jù)輸入output dataout。reg rxbuf, rxfall, receive。amp。d0:beginidle = 139。b1。d40: //接收第1位數(shù)據(jù)beginidle = 139。end839。b0。rdsig = 139。d1。t = t + 839。presult = presult^rx。dataout[7] = rx。b1。b1。b1。d0。仿真的結(jié)果表明模塊完成了其邏輯功能。 通過這次課程設計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。 總的來說，這次設計的結(jié)果還是比較成功的，在設計中遇到了很多問題，最后在老師的辛勤的指導下，終于游逆而解，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結(jié)合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。 其次，需要提高語言代碼的效率，力求用最簡潔的描述方式描述模塊的結(jié)構(gòu)和功能，以獲得最優(yōu)化硬件電路結(jié)構(gòu) 再次，本系統(tǒng)實現(xiàn)的是單純的UART模塊，并沒有達到設計特定ASIC電路設計的目的。b0。d1。d168:beginidle = 139。b0。t = t + 839。d1。rdsig = 139。b0。end839。d72: //接收第3位數(shù)據(jù)beginidle = 139。b1。dataout[1] =