【正文】 39。 reg [1:0] step1, step2。為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請(qǐng)選用以下邏輯中的一種，并說明為什么？ 1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 我沒有做出來，請(qǐng)大家?guī)兔纯?我想了一下，用與非是肯定可以實(shí)現(xiàn)的 1。 end process。139。 Start1:process (rst, clk) begin process if rst = 39。 if clk39。 clk : in std_logic。 end E:if(in==0) begin state=C。 end B:if(in==0) // the third code is right, storing the state C // begin state=C。d5。 reg[2:0]state。 end process。139。 end if。139。 use 。 end process。event and clk=39。 begin serial2parallel: process(clk) begin if clk39。 use 。 512k*8bit的ram有幾根地址線，數(shù)據(jù)線？（今天面試最容易的題） 什么SDH和PDH的區(qū)別？（因?yàn)槁牰紱]聽說過，也不知道記得對(duì)不對(duì)，知道的人糾正一下哈） pci是同步還是異步總線？ 總之這塊還是容易的，但是考得范圍比較廣，歡迎補(bǔ)充，嗬嗬 大概的印象，可能有點(diǎn)出入，大家參考，最好大牛能給出答案，hoho。時(shí)hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 loadn=qn(2)。139。139。 use 。 always (posedge clk or posedge reset) if(reset) q = 0。 17 用mos管搭出一個(gè)二輸入與非門。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包 括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。 input clk。 異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。 always ( posedge clk or posedge reset) if ( reset) out = 0。 產(chǎn)生毛刺叫冒險(xiǎn)。75 / 75面試的資料1 什么是Setup 和Holdup時(shí)間？ 建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。 如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。 else out = in。 6 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。 input reset。在各環(huán)節(jié)應(yīng)注意哪些問題？ 電源的穩(wěn)定上，電容的選取上，以及布局的大小。 18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。 else q = d。 use 。 then qn=010。 then qm=010。 loadm=qm(2)。 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。 4. 如何解決亞穩(wěn)態(tài) 5. 用verilog/vhdl寫一個(gè)fifo控制器 6. 用verilog/vddl檢測(cè)stream中的特定字符串 信威dsp軟件面試題～ )DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉 的一種DSP結(jié)構(gòu)圖 2)說說定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說出他們的區(qū)別） 3）說說你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?4）請(qǐng)寫出【－8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。 1. setup time 和 hold time 不滿足情況下應(yīng)該如何解決？ 2. 什么叫做亞穩(wěn)態(tài)，如何解決？ 3. Verilog中 = 和 = 有什么區(qū)別？ 4. 畫一個(gè)D觸發(fā)器的原理圖（門級(jí)），并且用verilog gate level表示出來； 5. 用最少的Mos管畫出一個(gè)與非門； 6. 寫一段finite state machine（主要考察coding style）；如果觸發(fā)器的setup time/hold time不滿足,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來時(shí)，數(shù)據(jù)才能被打入觸發(fā)器。 use 。event and clk=39。139。 end Behavioral。 entity test is port ( rst : in std_logic。 then if clk39。 end process。 else b=39。 end test。 wire out。 assign out=((state==D)amp。 end else begin state=E。 end else begin state=B。 a : in std_logic。event and clk = 39。139。 then b=39。 end test。與非門的兩個(gè)輸入連在一起就成了非門 2。 always (posedge clkin) begin case (step1) 239。b00。b10。 assign s2=step2[1]。 endmodule 獨(dú)立晶振 一個(gè)10m一個(gè)15m ，10m向15m的傳輸數(shù)據(jù)問怎么實(shí)現(xiàn) 我說小數(shù)分頻成10m內(nèi)部時(shí)鐘，再采樣 求正解 數(shù)據(jù)量少用握手信號(hào),數(shù)據(jù)量多用FIFO,如果有很高的時(shí)鐘資源可以考慮用高時(shí)鐘采樣,但是不是很好的方法,分頻成5M是肯定不行的,分成相同頻率也是異步信號(hào) ,區(qū)別. ,如何處理信號(hào)跨時(shí)域 , NONBLOCKING 賦值的區(qū)別 與 MEELEY狀態(tài)機(jī)的特征 異步復(fù)位的區(qū)別 Counter,N= ,如何處理信號(hào)跨時(shí)域： 情況比較多，如果簡(jiǎn)單回答的話就是：跨時(shí)域的信號(hào)要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。 如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題?；居梅ň褪浅Ｕf的“組合邏輯用BLOCKING，時(shí)序邏輯用NONBLOCKING”。 用mos管搭出一個(gè)二輸入與非門。 1．給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)） 7。 clk1 = 1。負(fù)數(shù)與正數(shù)相乘的問題 3． sync_in: IN STD_LOGIC。 ELSIF rising_edge(clk) THEN sync_int1=sync_in。 ELSE sync_out=39。 use 。 begin process (nLoad,clk) begin if nLoad= 39。 end loop。event and clk=39。 輸入串行數(shù)據(jù)（每個(gè)clk輸入1位） 輸入數(shù)據(jù)寬度為1位，系數(shù)h[0]=（十進(jìn)制）＝111111_1111100111（16位二進(jìn)制，_為小數(shù)點(diǎn)位置，_前面是符號(hào)擴(kuò)展），h[0]=＋（十進(jìn)制）000000_0000011001（16位二進(jìn)制）。保留的話，多出的哪些位顯然沒用。 END LOOP。 use 。 begin t_gen:process(clk,rst) begin if rst =39。event and clk=39。139。 then c1 = 39。039。怎樣做？做出來你也能進(jìn)UT....... 這跟檢測(cè)信號(hào)的變化有什么區(qū)別嗎？ 設(shè)64K時(shí)鐘為信號(hào)，速率X2=128K 采樣時(shí)鐘128K*4=512K（） 加1狀態(tài)機(jī)就可以了！ 如果要求產(chǎn)生的控制信號(hào)與64K時(shí)鐘上升沿對(duì)齊的話，就有點(diǎn)麻煩了！ There is rising edge of clk64k detected when Ctrl signal is high. library IEEE。 signal clk64k_q2: std_logic。event and clk2m=39。 when clk64k_q1=39。 既然能檢測(cè)到64KHz信號(hào)的變化，那么剩下的事情就不難了，無非就是對(duì)該狀態(tài)信號(hào)作一定處理，如要2M脈寬，上面便是，如要與64K上升沿同步，那就將2M脈寬同64K信號(hào)作些處理。 key 為按鍵信號(hào) end if。) then if (count=0000) then count = present1。 end process。 USE 。139。 PROCESS2:PROCESS(clk_in) BEGIN IF clk_in39。 END IF。 2。 8。 9。LATCH和DFF的概念和區(qū)別 4。 clk_out = 39。039。 WHEN 01 = clk1 = 11。 ENTITY div3 IS PORT ( clk_in :in std_logic。event and outclk=39。139。 process(a0,a1) begin keyout=key and a0 and (not a1)。－－－扯遠(yuǎn)了！ 呵呵,剛在別的版塊發(fā)了個(gè)關(guān)于按鍵去抖動(dòng)的帖子是VHDL的可以參考下 signal a0,a1。 and clk64k_q2=39。) then clk64k_q1= clk64k。039。 entity det is port( rst: in std_logic。 end if。 elsif clk39。039。 then if t /= 4 then t = t+1。 then t = 100。 rst