fpga概述ppt課件(完整版)
【正文】 成本應(yīng)用、容量中等、性能可以滿(mǎn)足一般邏輯設(shè)計(jì)要求的 Spartan系列 Xilinx的 FPGA產(chǎn)品主要分為兩大類(lèi)： FPGA市場(chǎng)占有率最高的兩大公司 Xilinx和 Altera ? FPGA—— 屬于專(zhuān)用集成電路芯片 ASIC (2)側(cè)重于高性能應(yīng)用、容量大、性能可滿(mǎn)足各類(lèi)高端應(yīng)用的Virtex系列 ?查找表 (LookUpTable)結(jié)構(gòu) 查找表 (LookUpTable)簡(jiǎn)稱(chēng)為 LUT， LUT本質(zhì)上就是一個(gè) RAM。 DCM的主要優(yōu)點(diǎn)在于： ①可實(shí)現(xiàn)零時(shí)鐘偏移（ Skew），消除時(shí)鐘分配延遲，并實(shí)現(xiàn)時(shí)鐘閉環(huán)控制。 根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同，可將FPGA芯片的內(nèi)部布線(xiàn)資源劃分為四個(gè)不同的類(lèi)別：第一類(lèi)是全局布線(xiàn)資源； 第二類(lèi)是長(zhǎng)線(xiàn)資源； 第三類(lèi)是短線(xiàn)資源； 第四類(lèi)是分布式的布線(xiàn)資源。 1. 軟核 在 FPGA設(shè)計(jì)中，指的是對(duì)電路的硬件語(yǔ)言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。延時(shí)線(xiàn)對(duì)時(shí)鐘輸入端 CLKIN產(chǎn)生一個(gè)延時(shí)，時(shí)鐘分布網(wǎng)線(xiàn)將該時(shí)鐘分配到器件內(nèi)的各個(gè)寄存器和時(shí)鐘反饋端 CLKFB； 控制邏輯在反饋時(shí)鐘到達(dá)時(shí)，采樣輸入時(shí)鐘以調(diào)整二者之間的偏差，實(shí)現(xiàn)輸入和輸出的零延時(shí)。 (3)數(shù)字移相器 DCM DSS技術(shù)通過(guò)展寬輸出時(shí)鐘的頻譜，來(lái)減少EMI和達(dá)到 FCC要求。 由于每個(gè)通道在收發(fā)器互連、時(shí)鐘再生和數(shù)據(jù)接收延遲上各不相同，會(huì)使接收到的數(shù)據(jù)產(chǎn)生“錯(cuò)位”的情況，因此要在發(fā)送端數(shù)據(jù)流中加入一個(gè)特殊的序列 —— 通道綁定序列，如圖 “ P”字符。 通道綁定原理示意圖 在印制的電路板上，線(xiàn)路是呈現(xiàn)低通濾波器的頻率特性的，為解決高頻部分的損失，就要采取預(yù)加重技術(shù)。 (4)數(shù)字頻譜合成器 DSS 串化與解串即 Ser
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