【摘要】第一章FPGA/CPLD簡(jiǎn)介主要內(nèi)容⊙可編程邏輯設(shè)計(jì)技術(shù)簡(jiǎn)介;⊙FPGA/CPLD的基本結(jié)構(gòu);⊙FPGA/CPLD的設(shè)計(jì)流程;⊙FPGA/CPLD的常用開(kāi)發(fā)工具;⊙下一代可編程邏輯設(shè)計(jì)技術(shù)展望可編程邏輯設(shè)計(jì)技術(shù)簡(jiǎn)介在討論可編程邏輯器件發(fā)展簡(jiǎn)史的基礎(chǔ)上簡(jiǎn)述目前常用的可編程邏輯器件
2025-05-05 12:14
【摘要】Oracle8軟件體系結(jié)構(gòu)內(nèi)容提要?數(shù)據(jù)庫(kù)服務(wù)器與數(shù)據(jù)庫(kù)實(shí)例;?Oracle服務(wù)器進(jìn)程;?Oracle內(nèi)存結(jié)構(gòu);?Net8,Oracle針對(duì)分布式處理環(huán)境的網(wǎng)絡(luò)軟件;?一個(gè)Or
2025-08-04 09:37
【摘要】第12章MCU與FPGA片上系統(tǒng)開(kāi)發(fā)FPGA擴(kuò)展MCU開(kāi)發(fā)技術(shù)FPGA擴(kuò)展方案及其系統(tǒng)設(shè)計(jì)技術(shù)FPGA擴(kuò)展MCU開(kāi)發(fā)技術(shù)FPGA擴(kuò)展方案及其系統(tǒng)設(shè)計(jì)技術(shù)1.單片機(jī)與FPGA的口線連接2.FPGA測(cè)控對(duì)象的接口安排3.單片機(jī)與液晶顯示及鍵盤(pán)的接口4.設(shè)計(jì)步驟與流程
2025-05-07 18:10
【摘要】結(jié)構(gòu)突變的面板單位根檢驗(yàn)——理論與應(yīng)用天津財(cái)經(jīng)大學(xué)2021年12月13日白仲林?研究意義?結(jié)構(gòu)突變面板單位根檢驗(yàn)文獻(xiàn)回顧?內(nèi)生結(jié)構(gòu)突變面板單位根的聯(lián)合檢驗(yàn)?同期相關(guān)面板數(shù)據(jù)的結(jié)構(gòu)突變面板單位根檢驗(yàn)?中國(guó)人均實(shí)際收入的平穩(wěn)性檢驗(yàn)?中國(guó)CPI指數(shù)的平穩(wěn)性檢驗(yàn)結(jié)構(gòu)突變的面板單
2025-05-12 10:30
【摘要】2022/1/4FredLi,2022嘉大李茂能,20222022/1/4FredLi,2022嘉大SEM是學(xué)術(shù)界顯學(xué)?2022/1/4FredLi,2022嘉大為什麼SEM是顯學(xué)??考慮測(cè)量誤差/徑路分析的資料分析,會(huì)增加投稿SSCI、TSSCI期刊的魅力?研究生可以增加論文深度
2024-12-08 08:27
【摘要】超限結(jié)構(gòu)彈塑性時(shí)程分析與軟件應(yīng)用同濟(jì)大學(xué)104周年慶學(xué)術(shù)報(bào)告會(huì)同濟(jì)大學(xué)土木工程學(xué)院吳曉涵二零一一年五月二十日建筑結(jié)構(gòu)計(jì)算面臨新挑戰(zhàn)上海中心大廈第3加強(qiáng)層結(jié)構(gòu)模型上海中心大廈一、復(fù)雜結(jié)構(gòu)計(jì)算機(jī)建模借助AutoCAD圖形處理軟件或現(xiàn)有結(jié)構(gòu)分析軟件實(shí)現(xiàn)復(fù)雜結(jié)構(gòu)快速建??勺詣?dòng)生成構(gòu)件彈
2025-05-01 18:19
【摘要】摘 要分析了基于FPGA/CPLD的EDA技術(shù)的特點(diǎn)及由其構(gòu)成數(shù)字系統(tǒng)的優(yōu)越性,并將它與單片機(jī)系統(tǒng)進(jìn)行了比較,指出EDA技術(shù)克服了單片機(jī)本身難以克服的缺陷,將成為今后電子系統(tǒng)設(shè)計(jì)的主流。針對(duì)可編程ASIC和MCS51單片機(jī)的特點(diǎn),對(duì)兩者之間的接口方式進(jìn)行了分析。用VerilogHDL給出了幾個(gè)實(shí)用的接口參考程序。VHDL的英文全名是Very-High-SpeedIn
2025-06-29 21:59
【摘要】第二章CPU結(jié)構(gòu)與指令集第二章CPU結(jié)構(gòu)與指令集CPU結(jié)構(gòu)C67x指令集流水線中斷DSP的一般結(jié)構(gòu)CPU結(jié)構(gòu)外設(shè)CPU內(nèi)部存儲(chǔ)器內(nèi)部總線外部存儲(chǔ)器數(shù)據(jù)寄存器處理單元片內(nèi)存儲(chǔ)器片外存儲(chǔ)器
2024-12-23 12:13
【摘要】數(shù)字城市的系統(tǒng)結(jié)構(gòu)與應(yīng)用“數(shù)字城市”系統(tǒng)工程框架圖決策支持系統(tǒng)可持續(xù)發(fā)展系統(tǒng)專(zhuān)業(yè)應(yīng)用系統(tǒng)關(guān)鍵技術(shù)系統(tǒng)基礎(chǔ)設(shè)施系統(tǒng)社會(huì)條件系統(tǒng)知識(shí)、理論系統(tǒng)一、知識(shí)、理論系統(tǒng)1、城市學(xué)、城市經(jīng)濟(jì)學(xué)、城市地理學(xué)、城市與區(qū)域經(jīng)濟(jì)學(xué)、城市管理與決策學(xué)、城市社會(huì)學(xué)、城市文化學(xué)、城市生態(tài)學(xué)、城市
2025-08-07 09:59
【摘要】ISE環(huán)境中FPGA開(kāi)發(fā)與實(shí)現(xiàn)FPGA(Field-ProgrammableGateArray):即現(xiàn)場(chǎng)可編程門(mén)陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。以硬件描述語(yǔ)言(Verilog
2025-01-14 03:22
【摘要】數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念?建立時(shí)間和保持時(shí)間?建立時(shí)間(setuptime)是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前,數(shù)據(jù)穩(wěn)定不變的時(shí)間,如果建立時(shí)間不夠,數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器;?保持時(shí)間(holdtime)是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后,數(shù)據(jù)穩(wěn)定不變的時(shí)間,如果保持時(shí)間不夠,數(shù)據(jù)同樣不能被打入觸發(fā)器。
2025-01-17 15:28
【摘要】基于QuartusIIFPGA設(shè)計(jì)基本流程西安郵電學(xué)院計(jì)算機(jī)系西安郵電學(xué)院計(jì)算機(jī)系22021/6/7標(biāo)題欄1QuartusⅡ用戶(hù)界面資源管理窗口工具欄工程工作區(qū)編譯信息窗口信息顯示窗口菜單欄圖QuartusⅡ界面西安郵電學(xué)院計(jì)算機(jī)系32021/6/7
2025-05-01 23:36