數(shù)字系統(tǒng)設(shè)計(jì)(上)(完整版)
【正文】 。 時(shí)序邏輯設(shè)計(jì)流程《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座數(shù)字電路課程內(nèi)容回顧（續(xù)）162。Device162?？烧?、倒向計(jì)數(shù)器l 異步清零l 同步置數(shù)《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座計(jì)數(shù)器設(shè)計(jì)案例具體時(shí)序仿真結(jié)果《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座時(shí)鐘三分頻設(shè)計(jì)案例《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座時(shí)鐘三分頻設(shè)計(jì)案例具體時(shí)序仿真結(jié)果《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座有限狀態(tài)機(jī)（ FSM）設(shè)計(jì)基礎(chǔ)162。B: if(w) next_state=C。Definerst)beginifw,reg[2:1] state,《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座Moore型 FSM波形圖《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座Mealy型 FSM//Define(w,state)beginbeginif(w)endw,next_state。sequential(rst,parameter Idleb11100000,state5=839。negedgestate2: next_state=state3。 注 1： CPLD實(shí)驗(yàn)板上的 LED當(dāng)電平為 0時(shí)亮，為 1時(shí)滅；162。clk。negedgeb11111111。input rst,Idle =b11111000,state3 =b10000000,state7 =rst)beginif(w) next_state=state0。 移位操作語句設(shè)計(jì)l 移位操作與流水燈操作統(tǒng)一，程序設(shè)計(jì)簡易且易于理解162。日間正常態(tài)要求兩方向交替通行，南北方向通行時(shí)間為 32秒（秒為粗略值，相近即可，下同），東西方向通行時(shí)間為 28秒，兩位數(shù)碼指示燈顯示倒數(shù)計(jì)時(shí)，計(jì)數(shù)的最后兩秒在通行方向由綠燈變?yōu)轱@示黃燈，非通行方向保持紅燈不變。 硬件實(shí)驗(yàn)平臺(tái)推薦l CPLD 狀態(tài) 0（南北綠）l 主計(jì)數(shù)器從 30到 1162。 電子鐘設(shè)計(jì)l 試設(shè)計(jì)一個(gè)電子鐘，正常情況下能顯示小時(shí)和分鐘信息（四位七段碼），中間間隔 2個(gè)LED燈每秒閃爍一次，當(dāng)按某一按鍵后七段碼切換為秒數(shù)顯示。II是個(gè)集成的 PLD設(shè)計(jì)開發(fā)環(huán)境，功能涵蓋設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真、編程下載等各個(gè)設(shè)計(jì)流程需要162。 Step(2)162。點(diǎn)擊 Finish完成工程創(chuàng)建。HDL文件，可以通過l 快捷按鈕 basic_ddf(d,clk,q,qd)。endendmodule《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座對(duì)源程序進(jìn)行語法檢查和編譯對(duì)源程序進(jìn)行語法檢查和編譯162。如果出現(xiàn)問題，則對(duì)源程序進(jìn)行修改，直至沒有問題為止。mode中進(jìn)行選擇即可 圖 QuartusII項(xiàng)目仿真設(shè)定窗口《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座時(shí)序仿真時(shí)序仿真 在波形文件中加入所需觀察波形的管腳：在 Name中單擊右鍵，選擇 Insert Node or bus...選項(xiàng)，出現(xiàn) Insert Node or bus對(duì)話框，此時(shí)可在該對(duì)話框的 Name欄直接鍵入所需仿真的管腳名，也可點(diǎn)擊 Node Finder...按鈕，將所有需仿真的管腳一起導(dǎo)入。 對(duì) basic_ddf的仿真結(jié)果說明l 仿真結(jié)果在時(shí)間 20ns時(shí)，輸入信號(hào) d已經(jīng)是 1狀態(tài)，但是由于時(shí)鐘脈沖信號(hào)clk這時(shí)不是處于上升沿，所以必須等到時(shí)間軸 30ns的地方，才會(huì)讓輸出信號(hào) q變成 1，不過由于芯片的傳輸延遲效應(yīng)，最后是在 37ns處才會(huì)產(chǎn)生 1。(2)162。管腳過濾欄 《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座下載下載162。 門電路函數(shù)l 與 /或 /非門l 三態(tài)門l 多路選擇器 /譯碼器l …162。Hz）l 設(shè)計(jì)源代碼及項(xiàng)目工程l 仿真驗(yàn)證結(jié)果（波形圖、 功能可加速 ）l PLD內(nèi)部資源消耗統(tǒng)計(jì)結(jié)果。 存儲(chǔ)器函數(shù)l 觸發(fā)器 FFl 鎖存器 Latchl 移位寄存器l …162。點(diǎn)擊 Add File...加入下載數(shù)據(jù)流文件，進(jìn)行下載。l 在 Node Filter欄中單擊右鍵，選擇 Node Finder...選項(xiàng)，選中所有輸入輸出管腳。l 在管腳分配之前確定類別欄按鈕 l 在時(shí)間軸 160ns之后，由于沒有時(shí)鐘脈沖信號(hào) clk，這時(shí)不論 d的輸入信號(hào)為何，輸出信號(hào) q始終保持不變。(3)162。 Step Quartusoutput q,qd。 彈出頁式對(duì)話框后選擇 Device Design Files頁面的 Verilog HDL File， 點(diǎn)擊 OK按鈕。HDL文件文件162。HDL文件的。在 File菜單中選擇 New Project Wizard...選項(xiàng)啟動(dòng)項(xiàng)目向?qū)?。II支持第三方 EDA廠家的設(shè)計(jì)工具輸入《 綜合電子系統(tǒng)設(shè)計(jì) 》 系列講座Quartus 串并轉(zhuǎn)換l 試設(shè)計(jì)一個(gè)串并轉(zhuǎn)換電路模塊，能實(shí)現(xiàn)串行數(shù)據(jù)到 8位并行數(shù)據(jù)的轉(zhuǎn)換功能（輸入： clk， 狀態(tài) 3（東西綠）
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