數(shù)電課程設(shè)計--溫度的采集于發(fā)送(完整版)
【正文】 極管一只；（ 6v）；12v 的電壓源。 ③ 編寫模擬的輸入信號 sig。 Conta: 此為外部硬件時鐘信號產(chǎn)生設(shè)備產(chǎn)生 128MHz 的時鐘信號 ， 分頻后 向 sig、 CONVERTER、 ADC0809 提供主時鐘信號， 以及 向ADC0809 提供 start 的信號； CONVERTER: 在 64MHz 下，控制 ADC0809， 以及完成 串行轉(zhuǎn)換。 end sig。39 when 3=temp=00111001。127 when 11=temp=01111101。 when 19=temp=00010011。154 when 27=temp=10001111。 when 35=temp=10100111。 end case。 庫和程序包的調(diào)用 entity conta is 集線器，將輸入輸出集中到一個模塊上 ,同時給 adc0809 啟動信號 port(a_in : in std_logic_vector(7 downto 0)。 實體 conta 描述結(jié)束 architecture behav of conta is 結(jié)構(gòu)體名為 conta signal q:std_logic_vector(4 downto 0):=00000。 if q=00010 then start_out=39。 end process。 eoc,oe:out std_logic。 signal t2:integer range 0 to 1:=0。039。039。039。039。039。039。039。139。event and clk=39。 end if。 程序包的調(diào)用 use 。 實體描述結(jié)束 architecture behav of ADC0809 is 結(jié)構(gòu)體名為： ADC0809 type states is (st0,st1,st2,st3,st4)。 begin data := data_in。 when st1=next_state=st2。V4=0。 buf5=(buf6V6*128)*2。 buf1=(buf2V2*128)*2。 END IF。 else REGL(1)=39。 if V3=0 then REGL(3)=39。139。039。 end if。 next_state=st4。) then current_state=next_state。 end process。編寫程序花費了很長的時間，同學都是子網(wǎng)上找的程序，我們也找了，但是不符合我們的設(shè)計思路，于是就自己編寫，但實際操作過程中，遇到了很多問題，剛開始編寫的程序錯誤百出，令人頭疼，后來看了很多資料，錯誤是改的沒了，那些個警告卻一直搞不定，最終還遺留著五六個警告沒有解決。第一次接觸到軟硬件結(jié)合的具體實例，雖然沒有做出真正的具體實物來；初步了解到了一般設(shè)計的過程體會到了那種設(shè)計的思路；提高了實際動手能力，發(fā)現(xiàn)并分析解決問題的能力。 3， 此 次課程設(shè)計，是第 一次做的比較實用性的課題。 Flow Summary： 邏輯器件連接圖： 波形仿真： 結(jié)果說明， din 的波形極為模擬的類正弦信號 （此為預先用軟件模擬的溫度信號） ， ADC_DISPLY 的波形即為在 FPGA 控制下的輸出波形，兩者之間符合的很好。 end process。 when OTHERS = next_state=st0。039。139。 if V5=0 then REGL(5)=39。 else REGL(3)=39。 end if。039。 buf0=(buf1V1*128)*2。 buf4=(buf5V5*128)*2。V6=0。event and start=39。 else data_out := 0。定義標準邏輯矢量信號 REGL signal Dout_int : integer range 0 to 255。 定義 CLK,EN 為輸入端口 ADDA : in std_logic_vector(2 downto 0)。 end if。) then t1=t1+1。139。139。139。139。139。139。139。139。 begin add=000。
教學課件相關(guān)推薦
鄂ICP備17016276號-1